ZYNQ7020系列——PLL学习

主要是PLL内部结构的知识：

32个BUFG，上下各16个，划分为Clock Region，每个块的时钟就是BUFR。

• BUFG可以通过Clock Backbone到达任意一个Clock Region，以及通过HROW到达Clock Region内部的每个时钟单元，路径延时低。当使用逻辑资源多时，必须使用BUFG，少的时候可以用BUFR。
• BUFH只能通过HROW在左右相邻的时钟域工作。
• BUFMR可以工作在相邻的时钟区域。
• CC是时钟管脚。

BANK34
SRCC 只能作用于本时钟区域，MRCC能作用于相邻的时钟区域，引脚分为P、N，是可以连接差分信号，如果单端，像原理图，就必须连到P端，否则编译器报错。

locked引脚代表时钟锁定，即时钟已经稳定了。