基于Spartan-6的DDR3 IP核应用

本文详细介绍了Spartan-6 FPGA中的MCB模块,包括其功能、信号架构和IP核生成步骤。MCB支持DDR3等DRAM,提供了用户友好的FIFO接口。通过ISE14.7生成DDR3 IP核的过程被详细分解,并展示了生成的IP核文件结构。此外,文章还探讨了MCB的时序分析,包括指令FIFO、写数据FIFO和读数据FIFO的工作原理,并提供了一个128位单端口的DDR3全地址空间读写测试案例。
摘要由CSDN通过智能技术生成

一、MCB模块介绍
大多数的Spartan-6器件(除了-3N速度等级的)包含有专用的存储器控制器模块(简称MCB),每个模块可以控制单芯片的DRAM(包括DDR、DDR2、DDR3或者LPDDR),支持800Mb/s的访问速率。每个芯片最多有四个MCB,分布于芯片左右两边的BANK,每个BANK一个,可以通过FPGA Editor查看,如图1中红色小方块即MCB模块。
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图1 MCB位置分布
MCB可以连接到4、8或16位的外部DRAM,并且IO都定义了对应的存储器管脚,方便用户应用时分配管脚。如果不使用MCB的话,这些IO可以作为通用IO使用,MCB部分管脚定义如图2所示。
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图2 MCB定义的存储器管脚
MCB模块信号和架构框图如图3所示,了解内部框图有助于梳理IP核的逻辑架构,更好的完成用户端的逻辑设计。IP核将Memory的控制已经做好并封装起来,提供了FIFO接口给用户端控制,用户只要完成指令FIFO和数据FIFO的读写操作,就能顺利完成对DDR3物理芯片的控制,非常方便。
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图3 MCB信号和内部架构框图
二、IP核生成步骤
图4-图17是在ISE14.7环境下生成DDR3 IP核的步骤,按照图中设置一步一步点到最后即可生成:
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图4 选择MIG
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图5 MIG初始界面
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图6 IP核命名
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图7 兼容型号选择

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制作日志: /****************************2016-07-10 更新*********************************/ 经过不知道多少个工作日空余时间和周末业余时间,终于大致设计板子浮出水面,等待后续检查。 板子采用4层PCB,层叠情况:Top -> GND -> Power -> Bottom板子芯片情况: (1) FPGA: Xilinx Spartan6系列的XC6SLX16-FTG256 (2) DDR3: Micron的MT41J128M16,2Gbit存储容量 (2) 电源:采用2片Onsemi的NCP1529分别为FPGA Core 1.2V和DDR3 1.5V提供电源 /****************************2016-07-18 更新*********************************/ PCB打样回来了,5mil/5mil的线宽线距,10mil的过孔,花了我好多大洋!!!赶紧贴板子去了!! 贴完再上照。 /****************************2016-07-19 更新*********************************/ 搞了一个上午,终于搞定第一个板子,FPGA的1.2V VDDCore电压,1.5V的DDR3供电电压, VREF的0.75V电压都OK。往FPGA内部下载点灯程序OK,往SPI FLASH固化程序也OK。 下一步,DDR3 的MCB实现。 /****************************2016-07-23 更新*********************************/ 经测试,第一版的DDR3可以正常稳定运行在400MHz,全地址空间读写数据无任何问题。 现在开始准备第二版,打算生成100个pcb,并且会将阻焊颜色由绿色改为黑色。 具体设计细节和第一版的区别如下: (1) IO引脚数量由原来的80个增加到86个IO; (2) 所有引出的差分线尽量保持等长; (3) 电容部分进行了改进,每个DC/DC输出都增加了铝电解电容,增加可靠性,铝电解电容都放在背面。 下面是第二版的图片: /****************************2016-07-26 完成*********************************/ 2Gbit全地址空间测试完成,用的是Xilinx提供的MCB IP硬核,附件是原理图和说明书,欢迎下载。

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