ModelSim进行仿真时出现# Error loading design # MACRO ./xxx_run_msim_rtl_verilog.do PAUSED at line 13

下图是出现的错误(标题中的xxx是你自己的工程名称):

我看了很多博客,都是让看端口配置是否出现了错误,当然也是有可能的,比如,我第一次就真的是这里多加了一个逗号。

但是当你的代码检查了很多遍,然后确认代码没问题的情况下,还是会报错,那就可以看一下我找到的问题,看是不是一样的毛病——很多人在添加test bench文件时,会在添加文件后直接复制,然后粘贴到上面的名字栏(嗯,我承认是我太懒!)

这样直接粘贴上去就会出错,test bench的名字只需要名字,.v什么的不可以加,去掉就好了

修改完之后,就可以看到成功运行ModelSim啦,仿真成功!记录一下,希望对大家有帮助哟~

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