quartus与modelsim联合仿真时出现错误# Error: Error loading design #Pausing macro execution,且无波形
最近在学FPGA的过程之中,经常会出现代码分析和综合没有错误,但是在利用tb文件仿真的时候却没有波形界面打开。报错原因# Error loading design # Error: Error loading design Pausing macro execution # MACRO ./uart_rx_run_msim_rtl_verilog.do PAUSED at line 12
还有 ERROR: No extended dataflow license exists 如下图所示:
在网上看了好多资料,发现既不是软件没有破解,也不是因为test bench的名字设置的与.vht文件的顶层实体名字不匹配的原因。找了好久都没有发现有用的信息。于是跟着小梅哥视频从头到尾人认真的看了一遍,发现:
原因是我在tb文件里例化了两个模块,但是有一个模块并不包含在我们的工程之中,在仿真的时候我们必须这跟模块也添加到testbatch文件中来!!!!
具体操作流程如下:
希望对大家有所帮助!!!!