【15】 组合逻辑 - VL15 优先编码器Ⅰ

VL15 优先编码器Ⅰ

在always块中被赋值的信号需要声明为reg型

另外需要注意的是，要特别关注题目中【那些更加优先的条件】

1 题目 + 代码 + TestBench

代码

`timescale 1ns/1ns

module encoder_83(
   input      [7:0]       I   ,
   input                  EI  ,
   
   output wire