HDLbits刷题记录之Always casez

最新推荐文章于 2024-11-07 09:00:57 发布
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分类专栏： verilog 文章标签： fpga开发
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本文链接：https://blog.csdn.net/zmf17792617538/article/details/134844282
版权
这篇文章详细介绍了在Verilog设计中，如何在always块内使用casez语句根据输入`in`的不同值设置输出`pos`。作者强调了casez关键字的重要性，并通过示例展示了其在硬件描述语言中的应用。
摘要由CSDN通过智能技术生成

HDLbits刷题记录之Always casez

题目

// synthesis verilog_input_version verilog_2001
module top_module (
    input [7:0] in,
    output reg [2:0] pos );
    always@(*)begin
        casez(in)
            8'b10000000 : pos = 3'd7;
            8'bz1000000 : pos = 3'd6;
            8'bzz100000 : pos = 3'd5;
            8'bzzz10000 : pos = 3'd4;
            8'bzzzz1000 : pos = 3'd3;
            8'bzzzzz100 : pos = 3'd2;
            8'bzzzzzz10 : pos = 3'd1;
            8'bzzzzzzz1 : pos = 3'd0;
            default : pos = 3'd0;
        endcase
    end
endmodule

思考总结

这里的关键字是casez，重要的事情说三遍casez casez casez ！！！，我前面竟然没看见，真的是菜鸡本鸡。。。。。。

zhaomingfan95
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