hdlbits系列verilog解答（BCD 100位）-43

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一、问题描述

系统将为您提供一个名为 bcd_fadd 的 BCD 一位数加法器，该加法器将两个 BCD 数字相加并进位，并生成总和和进位。

module bcd_fadd (
input [3:0] a,
input [3:0] b,
input cin,
output cout,
output [3:0] sum );

实例化 100 个副本 bcd_fadd 以创建一个 100 位 BCD 行波进位加法器。您的加法器应添加两个 100 位 BCD 数字（打包到 400 位向量中）和一个进位以生成 100 位总和并执行。

Module Declaration
module top_module(
input [399:0] a, b,
input cin,
output cout,
output [399:0] sum );

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二、verilog源码

module top_module( 
    input