hdlbits系列verilog解答-02

hdlbits系列verilog解答-02

试题描述

创建一个电路，它只有一个输出，没有输入。同时输出驱动常低。

代码

module top_module( output one );

// Insert your code here
assign one = 1’b0;

endmodule

注：verilog语言一直在演进中，常用版本有1995版，2001版，这两种写法有点区别，1995版将端口类型定义写在外面。
module top_module ( zero );
output zero;
// Verilog-1995
endmodule

module top_module ( output zero );

// Verilog-2001

endmodule

结果

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