hdlbits系列verilog解答（Kmap4）-75

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一、问题描述

实现下面卡诺图描述的电路。

模块声明
module top_module(
input a,
input b,
input c,
input d,
output out );

endmodule

思路：
本题不能化简，直接写出格中为1的项。
a’bc’d’+ab’c’d’+a’b’c’d+abc’d+a’bcd+ab’cd+a’b’cd’+abcd’

=（a’bc’d’+ab’c’d’）+（a’b’c’d+abc’d）+（a’bcd+ab’cd）+（a’b’cd’+abcd’）= (a^b)c’d’ + (~a ^ b)c’d + (a ^ b)cd + ( ~a ^ b)cd’
= (a ^ b)(~c ^d) + ( ~a ^ b)( c ^ d)
= (a ^ b) ^ (c ^ d)

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二、verilog源码

module top_module(
    input a