hdlbits系列verilog解答（Bcdadd4）-71

---

一、问题描述

假设你有两个16位的BCD编码的数，同时也有实现好的4位BCD码加法器bcd_fadd，通过实例化这个4位BCD码加法器实现对这两个16位BCD码数的和及进位。

4位BCD码加法器定义如下：
module bcd_fadd (
input [3:0] a,
input [3:0] b,
input cin,
output cout,
output [3:0] sum );

模块声明
module top_module (
input [15:0] a, b,
input cin,
output cout,
output [15:0] sum );

思路：
利用提供的4位BCD码全加器，然后实例化，最后级联。

---

二、verilog源码

module top_module ( 
    input [15