Verilog HDL四位加法器

最新推荐文章于 2024-08-04 14:57:25 发布
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##Verilog HDL 四位加法器

开了新课EDA，老师有点严格，不过讲的很好，当作笔记了跟着钉钉回放做笔记 ，以备期末考试，希望可以过过过 。
原理图式 四位加法器 步骤
1、建一个文件夹adder4
2、打开软件，新建工程 在这里插入图片描述
这里的名字 顶层名字 默认位定成的名字 之后可改
选择型号 建立好工程
3让我们先建立一个半加器
新建文件 选中原理图的（bdf后缀）
在这里插入图片描述
有了原理图就要调用器件了，我们需要半加器需要异或&与门
在原理图空白处双击左键 既可以打开符号库（包含源代码的库呦）
在这里插入图片描述
这是与门 xnor同或 xor异或
我们需要 内部结构 & 外部接口
PIN中选择输入输出 调用完器件 左键拖动连接
在这里插入图片描述
此时编译会有错误 是因为我们保存的是半加器，而编译的顶层是全加器

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