关于四位计数器的设计，阻塞式与非阻塞式赋值引发的问题

最新推荐文章于 2024-07-08 11:02:59 发布

Tina_yaoyao

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分类专栏：学习日志 Verilog学习文章标签：数字设计

本文链接：https://blog.csdn.net/Tina_yaoyao/article/details/45151613

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本文介绍了在四位计数器设计中，阻塞式与非阻塞式赋值导致的问题。通过两种不同的设计方法（counter1 和 counter2）进行对比，并结合testbench进行仿真，揭示了非阻塞赋值在组合逻辑中可能产生的不确定性。作者通过增加预输出变量preout解决了仿真中出现的未知值问题，并强调在时序电路和组合逻辑中正确使用阻塞和非阻塞赋值的重要性。

摘要由CSDN通过智能技术生成

1、今天，从教材中学了两种可综合的四位计术器的设计方法，先附上代码吧。

（1）、建模：

方法一：

module counter1(out,cout,data,load,cin,clk);
input [3:0]data;
input load,cin,clk;
output cout;
output [3:0]out;
reg [3:0]out;

always @(posedge clk)
if(load)
out<=data;
else
out<=out+cin;

assign cout=&out&cin;

endmodule

方法二：

module counter2(preout,out,cout,data,load,cin,clk);
input [3:0]data;
input load,cin,clk;
output cout;
output [3:0]out,preout;
reg [3:0]out;
reg cout;
reg [3:0]preout;

//preout起到一种监控作用，是我自己添加的。

always @(posedge clk)
begin
out<=preout;
end

always @(out,data,load,cin)
begin
{cout,preo