PCIE_GT/S 8b/10b

最新推荐文章于 2024-07-24 12:13:32 发布
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分类专栏： PCIE学习
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本文链接：https://blog.csdn.net/lin200753/article/details/42786887
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本文介绍了PCIe总线中GT/s传输速率的概念，以及8B/10B编码机制。GT/s强调物理层通信速率，而8B/10B编码确保数据在无时钟线的链路上正确同步，通过D.x.y形式保持直流平衡，并使用控制代码进行校准。文中详细阐述了编码规则，包括如何避免连续0或1以及逗号序列的使用。
摘要由CSDN通过智能技术生成
 

GT/s —— Gigatransation per second （千兆传输/秒），即每一秒内传输的次数。重点在于描述物理层通信协议的速率。GT/s着重描述端口的速率属性


PCIe总线物理链路间的数据传送使用基于时钟的同步传送机制，但是在物理链路上并没有时钟线，PCIe总线的接收端含有时钟恢复模块CDR(Clock Data Recovery)，CDR将从接收报文中提取接收时钟，从而进行同步数据传递。

值得注意的是，在一个PCIe设备中除了需要从报文中提取时钟外，还使用了REFCLK+和REFCLK-信号对作为本地参考时钟


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PCIE 的 GT/s 与 Gbps 的关系
sinat_15677011的博客
05-13 1万+
我们大多数人都习惯于采用Gbps或每秒千兆比特为单位的总线速度表示，但GT/s代表每秒千兆传输。这两者有什么区别呢？ 区别与数据的编码有关。因为PCIe是一条串行总线，数据中嵌入了时钟，它需要确保发生足够的电平转换（1到0和0到1），以便接收端恢复时钟。为了增加电平转换，PCIe使用了 “8b/10b “编码，即每8个bit（1个字节）被编码成一个10 bit 的符号进行传输，然后在接收端进行解码。因此，总线需要传输10 bit的编码数据来表示所发送的8 bit的数据。而到了PCIE 3.0 标准，编码方案
PCIE接口8B10B编、解码的实现
02-02
PCIE接口8B10B编、解码的实现 PCIE接口8B10B编、解码的实现 PCIE接口8B10B编、解码的实现
PCI知识背景知识&PCIE2;.0协议&8B10B;编码理论
12-06
文档是关于PCIE的所有全部资料，含有PCIE的北京介绍的资料，PCIE2.0协议描述资料，以及关于PCIE的8B10B编码理论。
PCIE的GT计算
最新发布
weixin_41230430的博客
07-24 122
在PCIe总线中，使用GT(Gigatransfer)计算PCIe链路的峰值带宽。GT是在PCIe链路上传递的峰值带宽，其计算公式为总线频率×数据位宽×2。
PCIE协议-4-逻辑物理层-8.0 GT/s及更高数据速率编码
意大利炮修理师的博客
05-27 1536
当PCI Express链路以8.0 GT/s或更高的数据速率运行时，它使用本小节中描述的编码规则：128b/130b编码。为了向后兼容，链路最初在2.5 GT/s数据速率下使用8b/10b编码进行训练到L0，如第4.2.1节所述，然后当数据速率更改为8.0 GT/s或更高时，使用128b/130b编码。128b/130b编码是一种链路范围内的数据包机制和每个通道的块码以及扰乱。数据传输的基本单位是一个8位数据字符，称为符号，如图4-11和图4-12所示。
Aurora 8B10B，PCIe2.0，SRIO 2.0三种串行通信协议分析
01-06
业界广泛使用的Xilinx公司Virtex-6系列FPGA支持多种高速串行通信协议，本文针对其中较为常用的Aurora 8B/10B和PCI Express 2.0，Serial RapidIO 2.0三种协议进行了测试及对比分析。
PCIe_3.0_spec_pcie3.0spec_pciespec_pcie_PCIe_3.0_spec_pcie3spec_
09-29
在PCIe 3.0规范中，引入了多项技术以优化性能和兼容性，如增强型编码方案（8b/10b到128b/130b），这种编码方式可以提供更好的信号校验和纠错能力，同时减少数据传输中的错误。另外，还有自适应均衡（Adaptive ...
eetop.cn_PCIe.rar_PCIe体系_pcie_pcie导读_pcie结构导读_体系结构导读
09-21
通道由多个lane组成，每个lane可以双向传输数据，数据速率可以通过lane数量进行扩展，例如PCIe x1单lane，PCIe x16十六lane，速率从2.5GT/s到16GT/s不等。 PCIe协议支持多种速度等级，如PCIe 1.0、2.0、3.0、4.0和...
gen阻抗 pcie_PCIe Gen3/Gen4接收端链路均衡测试（上篇：理论篇）-EDA/PCB-与非网
weixin_39637924的博客
12-21 1689
PCIe 接口自从被推出以来，已经成为了 PC 和 Server 上最重要的接口。为了更高了数据吞吐率，PCI-SIG 组织不断刷新接口标准，从 PCIe 3.0 的 8GT/s 数据速率，到 PCIe 4.0 的 16GT/s 数据速率，再到 PCIe 5.0 的 32GT/x。PCI-SIG 组织实现了在速率翻倍的同时，仍能保持使用普通的 FR4 板材和廉价接插件，主要源自两个方面的改进，一是...
基于GTX 8B10B编码的自定义PHY发送模块（高速收发器十二）
weixin_50810761的博客
06-02 1538
本文详细介绍了自定义PHY协议发送模块的设计方法，重点在于状态机的实现和FIFO的使用以提高数据发送效率。设计考虑了axi_stream接口与GTX IP小端对齐的差异，并在空闲时发送LFSR码以减少EMI。详细分析了状态机的编码逻辑、FIFO配置和计数器设置，并通过仿真验证了设计的正确性。设计思路清晰，代码实现简洁，为GTX IP的深入应用提供了实用指导。
PCIE(高速串行计算机扩展总线标准)
浩瀚之水的专栏
07-09 2451
是Peripheral Component Interconnect()的缩写，它是中使用最为广泛的接口，几乎所有的主板产品上都带有这种插槽。也是主板带有最多数量的插槽类型，在流行的台式机主板上，的主板一般带有5～6个PCI插槽，而小一点的MATX主板也都带有2～3个PCI插槽，可见其应用的。(peripheral component interconnect express)是一种，它原来的名称为“3GIO”，是由在2001年提出的，旨在替代旧的PCI，PCI-X和AGP总线标准。
PCIe速率计算 GT/s 到 MB/s如何计算
limc00的博客
05-10 1138
RK3566 CPU支持PCIe2.1 x1，所以支持的SSD速度一定小于500MB/s。虽然跑不满，但是对于需求不高的用户完全够用了。笔者的主机至今仍然使用的是三星850pro，一款MLC SSD作为系统盘使用，已经稳定工作了将近10年。问题：以2.0为例，Transfer rate per lane是5.0GT/s，throughput的500MB/s是如何算出来的？对一个pcie2.0 x1的主板，SSD的极限速率是500MB/s。
PCIE GT/s与Gbps的关系
cy413026的博客
07-18 1385
为了增加电平转换，PCIe使用了 “8b/10b “编码，即每8个bit（1个字节）被编码成一个10 bit 的符号进行传输，然后在接收端进行解码。而到了PCIE 3.0 标准，编码方案为128b/130b编码，也即每128 bit的数据编码为130 bit的符号进行传输。以每条PCIe 1.0 lane 为例，PCIe是全双工的总线，一个lane由两对差分信号线，即4根信号线组成。为简洁起见，我们一般谈论的PCIE带宽，采用GT/s为单位表示，也即PCIE总线上实际编码后发送的数据速率。
PCIe 32GT/s 含义
weixin_30847271的博客
07-28 477
如下： Jul 26 03:42:53 kernel: ixgbe 0000:01:00.1: PCI Express bandwidth of 32GT/s available Jul 26 03:42:53 kernel: ixgbe 0000:01:00.1: (Speed:5.0GT/s, Width: x8, Encoding Loss:20%) 5*8b/10b*8 = 3...
PCIe版本发布历史
技术札记
07-28 515
gt因为有纠错码等机制 不同版本有效字段不同 比如记得pcie早期版本就是8/10方式 传10个8个是payload。- 17年 PCIe4.0 16GT/s x16可到 200gb+- 19年 PCIe5.0 32GT/s x16可到 400gb+- 10年 PCIe3.0 8GT/s x16可到100gb+- 03年 PCIe1.0 2.5GT/s单lane。- 预计 25年 PCIe7.0 128GT/s？- 07年 PCIe2.0 5GT/s单lane。- 22年 PCIe6.0 64GT/s。
【最新技术早知道】PCIe Gen5 还没用上，Gen6 就来了？PCIe 6(1)
afagagagaa的博客
04-27 1000
FLIT 中有 6 B DLP 数据（非DLLP），其中前 2 B 是留给 FLIT ACK / NAK / Replay 用的，取代了 Gen5 中采用 DLLP 的 ACK / NAK 机制。之前是以 TLP 为单位进行事务传输，PCIe 6.0 以 FLIT 为单位进行事务传输，每个 FLIT 有 256 B 数据（格式如 式1），每 B 数据占用 4 UI。堆，但如果学到的知识不成体系，遇到问题时只是浅尝辄止，不再深入研究，那么很难做到真正的技术提升。图1 x8 FLIT 格式。
基于8B10B的GT收发器PHY层设计（1）IP核配置
m0_56222647的博客
03-30 1025
根据前面的知识储备，我们已经了解了GT的基本工作原理，以及GT基本结构和时钟关系，本章内容将基于K7系列GTX设计一个自定义协议的PHY层。
8B/10B编码基本原理
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你看不到我在伤心的博客
01-09 2万+
一、为什么需要8B/10B编码 简单的说是为了实现直流均衡。在高速串行通信中，8B/10B编码是一种经常用到的编码方式。 而高速串行总线中，通常采用交流耦合方式，即在发送端（TX）串接电容，根据电容“隔直流，通交流”的特性，或者理想电容的阻抗公式： 信号频率越高，电容阻抗越低。当数据位流中出现多个连续的1或0时，可以认为该时间段信号是直流的，电容的损耗变大，导致信号的幅度降低，直流信号被滤除，到最后无法识别是1还是0。而且接收端收到连续的1或0时，没有充分的定时信息，对接收端的解码带来了困难。其原理如下图
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