数字集成电路设计-19-pipeline的写法

引言

之前，我们介绍了数字设计中一些基本组合逻辑的写法（http://blog.csdn.net/rill_zhen/article/details/39586191）以及状态机的写法（http://blog.csdn.net/rill_zhen/article/details/39585367），本小节我们通过一个小实验来熟悉一下pipeline的写法。

在多数的资料和教课书中提到pipeline时，大多只是解释概念，很少介绍其具体RTL实现的，给人一种高达上的感觉。有的资料中会提到具体写法，但大多采用pipe_ready、pipe_hold信号来控制流水线的暂停和继续。

那种写法在流水线较简单时还比较容易，一旦流水线变得复杂，尤其是有些stage还包含子流水线时，pipe_ready/pipe_hold的逻辑就变得很杂乱，以致容易出错。本小节我们介绍另外一种写法，将valid/ready协议和pipeline结合在一起。

关于valid/ready协议，我们之前已经介绍过了，请参考（http://blog.csdn.net/rill_zhen/article/details/44219593）。

将每个stage都解耦合，认为是独立的逻辑单元，所有stage只和自己的上一级和下一级交互，并且采用valid/ready握手协议进一步解耦合。这样设计的pipeline，不仅界限清晰，而且接口简单，耦合度低。便于以后的扩展，debug起来也很容易定位问题。

1，代码清单

下面我们设计一个3级全流水模块，采用上述思路进行编码。

pipeline.v：

/*
* pipeline example
* Rill 2015-05-11
*/


module Mpipeline
(
	input clk,
	input rst_n,
	
	input en_i,
	input [7:0] data_i,
	
	output en_o,
	output [7:0] data_o,
	
	output idle
);

	wire rdy_pb2pa;
	wire vld_pa2pb;
	wire [7:0] data_pa2pb;
	
	wire rdy_pc2pb;
	wire vld_pb2pc;
        wire [7:0] data_pb2pc;
   
	
	wire rdy_pa;
	
	Mpa pa
	(
	.clk (clk),
	.rst_n (rst_n),
	.valid_i (en_i),
	.data_i (data_i),