数电学习（六、时序逻辑电路）（四+pipeline）

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时序逻辑电路的动态特性分析

引言

• 在时序电路的学习过程中，我们实际上一直在关注它的稳态，无论是写三组方程还是上一篇文章的设计，目标都是为了得到逻辑关系然后画图，从来没有考虑过它动态的问题
• 触发的难点是电路结构，后面那四个动态的时间
• 在时序电路中，由于引入了触发器，所以触发器的动态特性，时间参数等一定会带到时序逻辑电路中
• 前面讲的所有时序电路的分析和设计都是同步的，也就是单时钟
• 我们把时序电路抽象成触发器和触发器之间的浮云，每一个浮云都是一个驱动方程，所以在整个同步时序逻辑电路中，每一个驱动方程都是一个组合电路。云彩的大小各有不同
  

回忆触发器的动态特性（四个时间）

• 四个参数分为两组：一组是和组合电路一样是关于传输延迟的（Tcd,Tpd），还有一组是对信号的要求，要求数据信号和触发信号有一个配合（Tsetup,Thold）
• 在触发器中，所有时间参数的起点都变成触发的边沿

同步时序电路应该遵循的原则

（1）没有组合回环
（2）单时钟
（3）任何时候只关心驱动方程的运算结果
（4）时钟之间的间隔一定要大于每一个驱动方程的运算时间
（5）所有的变化一定都要以状态存在电路当中

• 也就是算完之后都放着，由于算的过程中，时钟没有到达所以没有影响
• 把其中一级分析清楚，整个电路就有章可循

同步时序电路的动态时间参数

• 上面的图中，每一个触发器都对数据和时间有一定的要求啊，每一个触发器都会对写进来的数据有一个传输延迟时间
• 随便摘一个出来

• 摘出来的触发器有前级也有后级，前级也是一个触发器
• 这一级想要稳定工作的话，对于这一级的驱动方程运算出来的star要早于触发脉冲来，晚于触发脉冲走，这是这个触发器本身提出的要求
• 这个要求由前级来满足。晚走：保持时间，由于是同步时序，所以前级和后级的触发信号是同时到来的，所以一旦触发边沿到来，输出就开始变化，所以要保证前面触发器的Tcd和后面的云的Tcd加起来满足Thold。
• 早来：建立时间，这个不是问题，因为只要触发脉冲不到，一直就在那建立的，所以要延长时钟脉冲。我现在想把时钟脉冲缩短，原因是想提高整个电路的工作频率，所以不能为了建立时间而把脉冲拉的特别长。！！所以，如果能算出来缩短的下限，就能算出来电路的最高工作频率