verilog学习
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学习记录
Mr-pn-junction
某不知名大三本在读
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verilog $timeformat
学习记录#原创 2024-05-11 21:22:53 · 309 阅读 · 0 评论 -
UART协议及其verilog实现(2)
学习记录#原创 2024-05-08 09:23:48 · 247 阅读 · 0 评论 -
UART协议及其verilog实现(1)
UART全称是通用异步收发传输器(Universal Asynchronous Receiver/Transmitter),它是一种异步收发传输器,是设备之间进行异步通信的关键模块。UART负责处理数据总线和串行口之间的串/并、并/串转换,并规定了帧格式,通信双方只要采用相同的帧格式和波特率,就能在未共享时钟信号的情况下,仅用两根信号线(rx和tx)就可以完成通信过程,因此也称作异步串行通信。原创 2024-04-29 09:17:54 · 194 阅读 · 0 评论 -
vivado-DDS信号发生器
打开IP catalog搜索DDS,选择DDS ip核打开如图1所示。图1configuration options有3种模式如下:Phase Generator and SIN/COS LUT (DDS):相位和sin和cos的数据都是IP核自己产生Phase Generator only:只要相位输出SIN/COS LUT only模式:只需要sin/cos模块输出,但此模式需要外部不断的输入累加的相位system clock:系统的时钟频率number of channels:通道数。原创 2024-04-11 11:12:35 · 730 阅读 · 0 评论 -
Verilog-双端口RAM(1)
学习记录#原创 2023-12-08 19:02:51 · 812 阅读 · 0 评论 -
Verilog-按键消抖
学习记录#原创 2023-12-05 10:39:33 · 1111 阅读 · 1 评论 -
Verilog基础-$random/$random(seed)
学习记录#原创 2023-12-03 10:47:33 · 766 阅读 · 1 评论 -
Verilog-数据串并转换
学习记录#原创 2023-11-30 17:11:58 · 751 阅读 · 0 评论 -
Verilog 数据转换器(2)通过时钟分频倍频实现数据位宽转换
学习记录#原创 2023-11-08 10:21:37 · 204 阅读 · 1 评论 -
Verilog 格雷码(2)二进制与格雷码转换电路
学习记录#原创 2023-11-05 09:00:02 · 488 阅读 · 0 评论 -
Verilog基础 generate语句
学习记录#原创 2023-11-03 08:27:58 · 239 阅读 · 0 评论 -
Verilog LFSR(2)
学习记录#原创 2023-11-01 09:51:51 · 283 阅读 · 1 评论 -
Verilog 38译码器
38译码器:输入的3位二进制代码共有8种状态,译码器将每个输入代码翻译成对应的一根输出线上的高低电平信号。38译码器的框图如图1所示,真值表如图2所示。图1 38译码器框图图2 38译码器真值表。原创 2023-10-21 09:12:35 · 1156 阅读 · 1 评论 -
Verilog 计数器
学习记录#原创 2023-10-18 09:33:13 · 256 阅读 · 1 评论 -
Verilog MUX_41(数据选择器)
学习记录#verilog mux_41原创 2023-10-17 09:10:24 · 2298 阅读 · 0 评论 -
Verilog D触发器
D触发器有数据、时钟和RST输入端以及Q和!Q两个输出端。在每一个时钟的上升沿,输出Q将与输入的D锁存,直到下一个时钟上升沿到来才继续锁存当前的D端数值!Q与Q的输出结果 相反。图1给出了D触发器的符号,图二给出了D触发器的电路,图三给出了D触发器的输入/输出时序。图一 D触发器符号图二 D触发器电路图三 D触发器的时序图。原创 2023-10-15 10:31:46 · 1929 阅读 · 0 评论