pcie与serdes

1pcie

总线名称	最大吞吐量	传输速率	最大支持通道数	传输方式
PCI Express5.0	63.0GB/S	32GT/S	16lane	串行
PCI Express4.0	31.5GB/S	16GT/S	16lane	串行
PCI Express3.0	15.8GB/S	8GT/S	16lane	串行
PCI Express2.0	8GB/S	5GT/S	16lane	串行
PCI Express1.0	4GB/S	2.5GT/S	16lane	串行

  随着版本的迭代，PCI Express 总线采用的变革性的串行端对端传输架构，使得其性能在近年来程指数级增长。最新发布的 PCI Express5.0 协议中，总线带宽突破 63.0 GB/s，单通道传输速率最高可达 32 GT/s。在不久的将来，总线带宽的容量将远远超过高性能 FPGA 器件的传输需求。总线技术的发展，补齐了高性能器件的数据交互的短板，为今后超高速数据处理和传输器件的研究发展提供了总线技术的支持。

   Xilinx 公司提供的基于 PCI Express 3.0 版本协议的定制 IP 核。该 PCIE 核模块囊括了 PCIE 协议规定主体功能，内部包含事务层，数据链路层以及物理逻辑层。PCIE 核与 SERDES 模块一起组成的 PCIE 集成解决方案支持 1-lane、2-lane、4-lane、8-lane 传输，每个通道传输速率可达 2.5 GT/s(Gen1)、5 GT/s(Gen2)、8 GT/s(Gen3)。

2serdes

  每个高速串行接口模块（SERDES）含发送端和接收端，分为物理编码子层PCS）和物理媒介接入层（PMA）两部分，其中 PCS主要实现对数据的编码、解码及各种协议控制等功能，PMA 主要实现数据的并串转换和串并转换。