1.1 SERDES电路结构
目前主流的基于analog-DFE的SerDes结构如下。主要包括4个模块:TX/RX/PLL/CDR。其中TX/RX完成信号的传输、均衡和接收,PLL产生发射端的时钟,CDR产生接收端的时钟。
均衡电路结构基本上主流厂家均选择在发射端采用FFE,接收端首先通过CTLE进行一定程度的信道补偿,最后将均衡的的主要任务放在DFE上。
随着PAM4调制信号的应用,analog-based SerDes架构设计复杂度急剧增加,多数厂商倾向于采用ADC-based RX架构。即在RX中首先用VGA对信号幅度进行控制,然后直接用高速ADC采样,然后在数字域做FFE+DFE均衡。
1.2 PLL
带宽影响输出时钟的jitter,但其带宽并不是越大越好,或者越小越好。
扩频调制本质上就是对信号进行调制,根据信号系统原理,x(t)m(t)两个信号相乘就是调制波m(t)对载波x(t)进行调制。
最常见的ssc的产生方式就是对Feedback divider的系数N进行调制,使N产生周期性变