[Verilog语言入门教程] Verilog 基本格式和语法

全文 3000 字

1. 声明格式

1.1 模块声明

module module_name (input_list, output_list);
  // 模块内部的代码
endmodule
 

1.2 输入输出声明

input input_name;
output output_name;
 

1.3 内部信号声明

wire wire_name;
reg reg_name;
 

1.4 内部逻辑声明

assign wire_name = expression;  // 组合逻辑
always @(posedge clk) begin    // 同步逻辑
  // 时序逻辑代码
end
 

1.5 连接声明

module_name instance_name (input_list, output_list);
 

1.6 数据类型声明

logic [n-1 : 0] signal_name;  // n位逻辑类型
wire [n-1 : 0] signal_