可综合的语法就是能够被EDA工具转化为门级网表的语法。主流的HDL语言是Verilog和VHDL,常用的Verilog可综合语法如下:
1) 模块声明:module...endmodule
2) 端口声明:input,output,inout
3) 参数定义:parameter
4) 信号类型:wire,reg等
5) 比较语句:if...else,case...default...endcase
6) 循环语句:for
7) 任务定义:task...endtask
8) 连续赋值:assign,问号表达式(?:)
9) always模块
10) 运算操作符:+, -, !, ~, &, ~&, | ~|, ^, ^~, ~^, *, /, %, <<, >>, <, <=, >, >=, ==, ~=, &&, ||
11) 赋值符号:=,<=