systemverilog 参数化类及与静态的关系

本文通过实例介绍了SystemVerilog中参数化类的使用以及静态变量的声明和作用。示例展示了不同参数化类实例对静态变量`counter`的影响,解释了静态变量在同一程序中的唯一性,以及当参数类参数不同时,它们被视为不同的类。
摘要由CSDN通过智能技术生成

以两个例子说明参数化的类及声明静态变量时的情况:

eg:

program param_stack;
class stack #(type T = int);
  int m_cnt;
  static int counter = 2;
 
  function new;
    m_cnt = counter++;
  endfunction: new 
 
endclass: stack

class stacked extends stack #(real);
 
endclass: stacked


typedef stack #(byte) stack_byte;
typedef stack #() stact_int;


 stack_byte S1 = new();
 

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