HDL—Verilog Language—Vectors—Vectors

Build a circuit that has one 3-bit input, then outputs the same vector, and also splits it into three separate 1-bit outputs. Connect output o0 to the input vector's position 0, o1 to position 1, etc.

构建一个有一个3位输入的电路，然后输出相同的矢量，并将其拆分为三个单独的1位输出。将输出o0连接到输入向量的位置0，将o1连接到位置1，等等。

In a diagram, a tick mark with a number next to it indicates the width of the vector (or "bus"), rather than drawing a separate line for each bit in the vector.

在图中，旁边有数字的勾号表示矢量（或“总线”）的宽度，而不是为矢量中的每个位画一条单独的线。

 也是很简单，就是一个语法的使用，把对应的脚连起来就可以

注意，在输入声明类型的时候，有几位的标注是写在信号名前面的

module top_module (
    input wire [2:0] vec,
    output wire [2:0] outv,
    output wire o2,
    output wire o1,
    output wire o0  ); // Module body starts after module declaration
    assign outv = vec;
    assign o0 = vec[0];
    assign o1 = vec[1];
    assign o2 = vec[2];
endmodule