《数字电子技术基础》5.1 触发器概述、5.2 SR锁存器

前言

《数字电子技术基础》第5.1和5.2节学习笔记

《数字逻辑电路设计》第4.1节学习笔记

5.1 触发器概述

数字电路分为组合逻辑电路和时序逻辑电路。

组合逻辑电路由门电路组成，其某一时刻的输出状态只与该时刻的输入状态有关，而与电路原来的状态无关，并没有记忆功能。

时序逻辑电路由锁存器、触发器和寄存器等单元组成，其某一时刻的输出状态不仅与该时刻的输入状态有关，而且与电路原来的状态有关，具有记忆功能。

触发器是构成时序逻辑电路的基本单元，能够存储1位二值信号的基本单元电路统称触发器（Flip-Flop）。为实现记忆1位二值信号功能，触发器具备以下两个基本特点：

具有两个能自行保持的稳定状态，用来表示逻辑状态0和1。
在触发信号的操作下，根据输入信号可以将触发器置为0或1。
触发器的分类：

根据触发方式：电平触发、脉冲触发、边沿触发
根据储存数据原理：静态触发器、动态触发器
根据稳定工作状态：双态触发器、单稳态触发器、无稳态触发器（多谐振振荡器）
根据电路的结构形式：基本触发器、同步触发器、主从触发器、边沿触发器等
根据逻辑功能：SR触发器、JK触发器、T触发器、D触发器、施密特触发器、多谐振荡器
静态触发器：是靠电路状态的自锁存储数据的（主要学习）；

动态触发器：MOS管栅极输出电容上存储电荷来存储数据的，电容的电荷具有0状态，无1状态。

5.2 SR锁存器

        SR锁存器（set-Reset Latch）是各种触发器电路的基本结构。其可以自行保持稳定状态，且可以根据输出信号完成置0或1状态，不需要触发信号触发。门电路中是不具备自行保持功能。

如下图为SR锁存器的电路结构：

注：由于Q与Q'是相反，故这里的只取Q的状态表示锁存器的状态，当下表中的Q为0表示锁存器状态为0，此时Q=0,Q'=1；当下表中的Q为1表示锁存器状态为1，此时Q=1,Q'=0；

下表中Q表示锁存器的当前状态，Q*表示锁存器的下一状态