FPGA、PLL原理、PLL的时钟IO输入输出

0、PLL内部原理

干货！FPGA内部资源介绍（3）时钟处理单元_信号_输出_原理

1、PLL使用

二、20【FPGA】FPGA开发中常用的IP核——PLL/ROM/RAM/FIFO_fpga ip核-CSDN博客

一、关于FPGA引脚

参考链接：FPGA研发之道（25）-管脚

1、内核电压一般比对外的I/O电压低，为了降低功耗。

2、BANK引脚参考电压是可以设定的，设定后该BANK的所有引脚均默认该电压。

3、内部的PLL和SERDES都是独立供电的。

4、控制信号来说，是专用管脚，不能用做普通I/O，而其数据信号，可以用作普通I/O。

5、FPGA内部的时钟，都需要通过专用时钟管脚连接内部PLL或者DCM等专用时钟处理单元，从而接入内部高速时钟网络。

二、关于PLL时钟的IO输入

参考链接：【Vivado那些事】Xilinx FPGA普通IO能不能直接接入PLL作为时钟输入-腾讯云开发者社区-腾讯云

普通IO不能直接作PLL的时钟输入,专用时钟管脚可以;

普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input clk的选项中要选择"No Buffer";

关于Buffer缓冲器

参考链接：

【FPGA】Buffer专题介绍（一）_buffer fpga-CSDN博客

【FPGA】Buffer专题介绍（二）_fpga中的buff是什么-CSDN博客

【FPGA】Buffer专题介绍（三）_bi-direct buffer-CSDN博客

三、关于PLL时钟在IO口上输出

3.1、使用原语ODDR驱动输出

 参考链接：

Xilinx的高质量时钟输出ODDR原语【随路时钟】【全局时钟网络】【ZC706输出时钟】【ZYNQ】_oddr输出时钟-CSDN博客

Xilinx-FPGA关于BUFFER(时钟/普通IO信号)的使用总结_fpga buffer-CSDN博客

VIVADO IDDR与ODDR原语的使用_iddr原语使用说明-CSDN博客

Xilinx-FPGA关于BUFFER(时钟/普通IO信号)的使用总结_fpga buffer-CSDN博客

3.2、通过添加约束文件输出

只知道能够实现，但是还未查到特别好的资料；

大家有什么好的办法？