Latch-up

Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。

1. 原理

Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。

Latch-up发生的条件：

(i)当两个BJT都导通，在VDD和GND之间产生低阻抗通路;

(ii) 两个晶体管反馈回路（feedback loop）增益的乘积大于1;

PNP为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的电流增益 可达数百倍；

QNPN是一侧面式的NPN BJT，基极为P substrate，基极到集电极(collector)的电流增益 可达数十倍；

Rwell是nwell的寄生电阻，其值可以到20KOhm；Rsub是substrate电阻，其值从数百到几欧姆。

QPNP和QNPN形成npnp结构，构成可控硅（Silicon-controlled rectifier: SCR）电路。

当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。

当其中一个BJT的集电极电