STA 静态时序分析

时钟抖动（jitter）:时钟抖动是相对于理想时钟沿实际时钟存在不随时间积累的，时而超前，时而滞后的偏移称为时钟抖动，时钟在两个时钟周期之间存在的差值，这个误差是发生在时钟产生器的内部的，一般会和物理结构有关，布局布线对其没有影响；

 

 

JITTER = T2 -T1

 

时钟的抖动可以分为随机抖动（random jitter，简称rj）和固有抖动（deterministic jitter），随机抖动的来源为热噪声、shot noise和flick noise，与电子器件和半导体器件的电子和空穴特性有关，比如ecl工艺的pll比ttl和cmos工艺的pll有更小的随机抖动；固定抖动的来源为：开关电源噪声、串扰、电磁干扰等等，与电路的设计有关，可以通过优化设计来改善，比如选择合适的电源滤波方案、合理的pcb布局和布线。

 

 

时钟偏斜（skew）：时钟偏斜是指时钟在到达两个触发器时时间差值，既包含了时钟驱动器多个时钟输出值的差值，也包含了由于PCB走线导致的时钟偏移；当skew足够大时候就会引起电路逻辑的变化，在ASIC的后仿中反标了布局布线后PT分析吐出的SDF文件，用来进行加入时序后的时序仿真，而在后仿里面加入了时序情况就要考虑skew的情况，看一下由于布局布线引起的skew会不会影响电路逻辑，对于后仿Skew的反标以及后仿的分析会在后面再总结一下。

先总结一下STA（静态时序分析）的基本常识；

STA静态时序分析与电路的输入激励无关，它通过遍历所有的时序路径，寻找出最大的组合逻辑延迟和最小的组合逻辑延迟，通过得到的逻辑延迟验证电路的建立时间和保持时间是否满足，其中建立时间是通过最大的组合逻辑延迟得到，保持时间是通过最小的组合逻辑得到；

首先解释一下保持时间和建立时间的基本关系，在不考虑时钟抖动和时钟偏斜的情况下的建立时间和保持时间的关系式如下：

T > =t(c-q) + t(logic) + t(su)

其中T是时钟周期，t(c-q)是第一个触发器的输入端到达D触发器输出端的最大传播延时，t(logic)是第一个触发器Q段输出后到达第二个触发器D端前经历的组合逻辑延迟，t(su)是第二个触发器的建立时间；

 

t(hold) <= t(c-q, cd) + t(logic, cd)

保持时间应该小于寄存器污染延时和组合逻辑延时之和；（后缀cd一般代表最小的意思），最大延时和污染延时相对应，一个最大，一个最小；

 

由此不难看出对于建立时间而言，中间的组合逻辑延迟越小越好，而对于保持时间而言，中间的组合逻辑延迟越大越好；

 

而建立时间裕量和保持时间裕量就如下所示：（两者都应该大于0）

Tsu_slack=T -t(c-q) - t(logic) - t(su)

Th_slcak = t(c-q, cd) + t(logic, cd) - t(hold)  

DC综合时会针对设置的SDC文件对综合时序进行一次检查，出现的slack为负的都是不满足标准的需要修改rtl或者修改sdc约束，SDC撰写以及出现的时序问题以及修改策略后面会特地写一版；

 

如果在考虑到时钟抖动和时钟偏斜后的的保持时间和建立时间的关系式如下所示：

考虑时钟偏斜：

T +δ> =t(c-q) + t(logic) + t(su)  

t(hold) + δ< = t(c-q, cd) + t(logic, cd)

时钟偏斜分为时钟到达两个触发器的早晚，早晚到达相位不同引起的时序问题是截然相反的，假设clk2比clk1晚到一个δ相位，δ为正数时可知建立时间更容易满足时间更充裕了。

对于保持时间，相位晚到了一个δ相位，相当于保持时间向后延长了，如果数据变换的太快就有可能导致一个数据还没稳定，下一个数据就已经到来，保持时间更不容易满足来看；

相反如果时钟到达clk1的相位比到达clk2的相位晚到了一个相位δ

则上面两个式子中的δ为负数，可知电路倾向于发生setup time violation，而对于保持时间则始终满足，也就是说hold time满足的条件下，电路上始终没有竞争现象的出现。

而对于clock jitter，因为其多样性的变化，对于电路的性能，始终是负面的影响。