Verilog专题（四）组合逻辑中的for循环与generate-for

前言

    对于verilog的学习，这里推荐一个比较好的实践网站HDLBits：https://hdlbits.01xz.net/wiki/Main_Page

    本专题记录一些我觉得有价值的题目，希望通过这些题目可以对verilog更加熟练。

    第四个专题主要讨论的问题是：for循环与generate-for。

 

1、Vector100 reverse

    题目：Given a 100-bit input vector [99:0], reverse its bit ordering.

    即把100位的输入从头到尾反转，对于这种重复性的工作，第一反应就是使用循环去实现。

（PS：在always块中，等号左边的信号一定要声明为reg型，若不如此声明，编译器会报错，但是HDLBits的编译器不会报错，这里我认为是个bug，请注意）

    使用for循环的做法如下：

 

    使用generate-for的做法如下：

 

2、Population count

    题目：A "popul