【Verilog】generate和for循环的一些使用总结（2）

前言

场景还是前面那个场景，这次主要针对for循环做一些总结；

【Verilog】generate和for循环的一些使用总结（1）

for循环归纳

在编译和综合阶段，编译器会将for循环展开，因此for循环的起点和终点都必须是常数才能够综合，否则会报错；

对于for循环，直接看几个常见的使用场景；

信号选择

always @(*)begin: gain_data
	integer i;
	data = 0;				
	for(i=0; i<PORT_NUM; i=i+1)begin
		if(in_vld[i])begin
			data = in_data[DATA_WD*i +:DATA_WD];//here here
		end
	end
end

通过for循环得到当拍最后一路有效数据，该代码等效于：

if(in_vld[0]) data = in_data[0 +:DATA_WD];
if(in_vld[1]) data = in_data[DATA_WD +:DATA_WD];
if(in_vld[2]) data = in_data[DATA_WD*2 +:DATA_WD];
...

进而等效于：

if(in_vld[2]) data = in_data[DATA_WD*2 +:DATA_WD];
else if(in_vld[1]) data = in_data[DATA_WD +:DATA_WD];
else if(in