Verilog专题（五）细说for与generate-for

最新推荐文章于 2024-05-30 15:49:43 发布
最新推荐文章于 2024-05-30 15:49:43 发布
阅读量1.5k 收藏 8
点赞数 4
分类专栏： HDLBits_Verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Andy_ICer/article/details/105353718
版权

 

    Verilog HDL是一种硬件描述语言，如果期望在代码中实现，则需要EDA工具将其翻译成基本的门逻辑，而在硬件电路中并没有循环电路的原型，因此在使用循环语句时要十分小心，必须时刻注意其可综合性。 

    指导原则：虽然基于循环语句的Verilog HDL设计显得相对精简，阅读起来比较容易；但面向硬件的设计和软件设计的关注点是不一样的，硬件设计并不追求代码的短小，而是设计的时序、面积和性能等特征。在设计中应该使用计数器来代替for循环。

    上一期专题四根据HDLBits的题目，介绍了for与generate-for的用法以及优劣，最后总结部分的第三点想单独拿出来再细细分析一下，因为verilog是硬件描述语言，只有分析综合出来的电路图才能判断好坏。

    虽然循环语句可以简化代码，易读，但是在实际应用中要谨慎使用循环，因为在FPGA内部并没有循环结构，FPGA能做的就是将循环结构展开，每个变量独立占用寄存器资源，每条执行语句并不能有效地复用硬件逻辑资源，造成巨大的资源浪费。

 

    简单来说就是：循环语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大，综合就越慢。因此在实际应用中通常产生一个计数器来代替循环结构，避免资源的浪费。

    从下面的RTL结果可以看出，将for循环写在always块中，for

最低0.47元/天 解锁文章
Andy_ICer
关注
  • 4
    点赞
  • 踩
  • 8
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
搞定Verilog中的generate ，参数传递，for的用法
08-05
generate语句有三种基本形式：generate-for、generate-if和generate-case。其中，generate-for语句是最常用的形式，它允许用户声明一个整数变量genvar，用于在generate语句中声明一个整数索引变量。genvar变量可以...
Verilog中generate的使用
yh13572438258的博客
11-15 2万+
Verilog中的generate语句常用于编写可配置的、可综合的RTL的设计结构。它可用于创建模块的多个实例化，或者有条件的实例化代码块。然而，有时候很困惑generate的使用方法，因此看下generate的几种常用用法。 generate的结构类型 我们常用generate语句做三件事情。一个是用来构造循环结构，用来多次实例化某个模块。一个是构造条件generate结构，用来在多个块之间最多选择一个代码块，条件generate结构包含if--generate结构和case--generate形式。
Verilog中generate的用法
weixin_42150654的博客
02-25 2万+
Generate 语句基本概念 generate 语句可以动态地生成 Verilog 代码，常用于编写许多结构相同但参数不同的赋值语句或逻辑语句，方便参数化模块的生成。generate 语句主要有以下三种用途[1]^{[1]}[1]： 对矢量中的多个位进行重复操作 重复操作多个模块的实例引用 根据参数定义来确定程序中是否应该包括某段 Verilog 代码 generate 语句有主要三种结构： generate - for 语句结构 generate - if 语句结构 generate - case
Verilog中 generate语句的用法
最新发布
qq_34895681的博客
05-30 983
本文详细阐述了Verilog中generate语句的应用，它是一种用于创建可配置和可扩展硬件设计的强大工具。generate语句允许开发者根据参数或条件重复或条件性地生成代码块，从而减少代码的冗余，提高代码的复用性。
verilog语法-008—几种可综合的for循环语句
IC小鸽的博客
09-04 7881
本文讲解了SystemVerilog中可以用于综合的几种for循环设计
Verilog初级教程（12）Verilog中的generate块
Reborn Lee
07-13 1万+
generate块应用的场合通常是对模块进行批量例化，或者有条件的例化，使用参数进行控制对哪些模块进行例化，或者例化多少。 不仅限于模块例化，当同一个操作或模块实例需要多次重复，或者某些代码需要根据给定的Verilog参数有条件地包含时，这些语句特别方便。
verilog-ethernet-master_ethernet-verilog_crewmsp_verilog_Etherne
10-03
Verilog Ethernet Components ReadmeGitHub repository: alexforencich verilog-ethernet
Verilog-HDL-basics-for-beginners.rar_beginners
09-24
流程控制语句，如`if...else`、`case`、`for`、`while`等，使得Verilog能够描述复杂的条件和循环逻辑。例如： ```verilog always @(posedge clk) begin if (reset) out ; else out ; end ``` 这段代码描述了一个...
AES-codes.rar_Word for Word_aes verilog
07-14
multiplier for 4x4 verilog hdl
veriloga实例_verilog/verilog-a_PLLverilog_锁相放大器_锁相放大_
10-04
在“veriloga实例_verilog/verilog-a_PLLverilog_锁相放大器_锁相放大”这个主题中，我们将深入探讨Verilog在实现锁相环（PLL）和锁相放大器中的应用。 首先，让我们了解Verilog的基础。Verilog提供了一种抽象的...
Verilog基础语法（7）之generate块
m0_51965113的博客
05-06 3450
generate if中的条件必须是参数，这是很重要的一点，初学者容易误用，例如将generate if()，括号内给一个变量，根据其值选择执行哪一块语句。（2）for只能用在always块里面，generate for可以做assign赋值，用always块话，always写在generate for里；C语言的for里面的语句是串行顺序执行，而verilog的for内的语句实际是并行的，只是为了写代码方便才用for对多个同样的结构赋值。对应的，always块内的变量要声明成reg类型。
【verilog】generate的循环（generate for）和条件分支（generate if 、generate case)的使用方法
weixin_47730622的博客
09-07 6254
generate的循环（generate for）和条件分支（generate if 、generate case)的使用方法
verilog generate
cncnlg的专栏
09-18 3723
Abtract     generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。 Introduction 1.generate语法 定义ge
Verilog中Generate语句的使用
qq_40894989的博客
10-06 860
Generate语句又称为生成语句，可以动态地生成Verilog代码，是Verilog-2001从VHDL借鉴而来。这一声明语句方便了参数化模块化的生成。例如：（1）当对矢量中的多个位进行重复操作时；（2）当进行多个模块的实例引用的重复操作时；（3）在根据参数的定义来确定程序中是否应该包括某段Verilog代码时。使用生成语句能够大大简化程序的编写过程。生成语句能够控制变量的声明、任务或函数的调用，还能对实例引用进行全面的控制。
verilog中for循环
JACKLJ1998的博客
09-11 6488
1. for循环 在Verilog中除了在Testbench（仿真测试激励）中使用for循环语句外，在Testbench中for语句在生成激励信号等方面使用较普遍，但在RTL级编码中却很少使用for循环语句。主要原因就是for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，每条执行语句并不能有效地复用硬件逻辑资源，造成巨大的资源浪费。简单的说就是：for语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大，综合就越慢。 比如如下for循环： for(i=0;i&lt
Verilog中generate语句的用法
热门推荐
bleauchat的博客
01-14 4万+
在Verilog-2001中新增了语句generate，通过generate循环，可以产生一个对象（比如一个元件或者是一个模块）的多次例化，为可变尺度的设计提供了方便，generate语句一般在循环和条件语句中使用，为此，Verilog-2001增加了四个关键字generate，endgenerate, genvar, localparam，genvar是一个新增的数据类型，用在generate的...
verilog中的for循环（以FIR分布式算法DA实现为例）
04-13 3699
verilog中的for循环（以FIR分布式算法DA实现为例） verilog中有几种循环语句，如for,while,repeat,forever等，for循环是唯一可综合的。在verilog中使用for循环，和在c语言中不一样，只需要记住一点，即verilog中for循环相当于复制展开，记住复制展开这个要点，就能很好理解复杂的代码。 先看下面这段代码，一时不好理解，抓住复制这点，重新写一下 always@(posedge clk or posedge reset) begin:DA integer k,
verilog中generate for和generate of嵌套
04-25
在Verilog中，generate for和generate of是嵌套使用的。其语法如下： generate for (genvar variable_name = start_value; variable_name ; variable_name = variable_name + step_value) begin //statements ...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值