idelay odelay iddr oddr（基于FPGA的千兆网应用）

PHY→FPGA对应的FPGA内部数据链路：IOB → IDELAYE2 →IDDR

FPGA→PHY对应的FPGA内部数据链路：ODDR → ODELAYE2 →IOB

注意：在7系列中HP bank中有ODELAYE2，HR bank中没有ODELAYE2

IDELAYCTRL

在使用IDELAYE2或ODELAYE2时，一定要例化IDELAYCTRL。它是用来校准IDELAYE2或ODELAYE2里延迟的。其中，REFCLK必须是被BUFG或BUFH驱动的。

7系列中

200MHz-------1tap=78ps（最常用）

300MHz-------1tap=52ps

400MHz-------1tap=39ps

IDELAYE2 ODELAYE2  IDDR ODDR的具体用法，网上已经有很多讲解，在此不再进行赘述。