JESD204B协议，时钟模块：

        由于项目需要用到JESD204B协议，这里只用到了接受的协议，并没有用到传输协议，接受传输，外部AD采用AD9680，JESD每条lane线速率12.5Gb/s，项目要求实现多路JESD接受AD采集，并需要完成同步工作，前期开展对JESD的学习仿真。

        Jesd的时钟如下： 

Device_clock	设备时钟，Jesd协议规定，在Jesd连接的每个设备上允许每个设备有不同的时钟，但是频率上必须相关，Deviece_clock连接到每个设备上，保证每个设备上的时钟都是同源时钟。
Byte_clock	字节时钟，帧和多帧周期都是设备时钟中派生出来的，用来匹配发送和接受设备，从帧周期中可以推断出八位字节时钟速率。
Serial Line Rate	通道线性速率，每条通道的线性速率是相同的，是字节时钟的10倍，为什么这样说呢，首先一字节是8位，而线性速率是串行速率，而字节又经过8b/10b编码已经变成了10位，线性速率变成了字节时钟的10倍。
Core clock	核心时钟，JESD204中核心通道是32位，以32位运行也就是1/4的字节时钟运行，也就是1/40的通道线性速率运行。
Reference clock	参考时钟，高速线性通信总线也就是serdes收发器需要一个稳定的低抖动的参考时钟，它有一个设备和速度等级相关的范围，某些情况下，同一个源时钟既可以提供核心时钟又可以提供参考时钟。
ref_clk	在FPGA级的输入时钟，该时钟是总是存在的，用来做收发器的参考时钟。
glb_clk	核心时钟，该时钟是可选时钟，当参考时钟不等于时钟周期，或者参考时钟不满足特定的频率条件时，需要核心时钟重新作为输入成为新时钟。

还有axi_clk，用来驱动AXI总线，与任何其他时钟都时异步的，可以由处理器子系统驱动。