（新手）使用VHDL语言完成fpga仿真文件的编写

• part1：库函数的声明

• part2：仿真实体的声明

• 仿真实体不需要端口声明，因此除了定义实体名外，没有任何实质性的内容。

ex：      entity entity_name is 

             end entity_name;

• part3 : 结构体的声明

• 在结构体内部主要包含了元件声明、信号声明、实例化语句及激励生成语句。

• 元件声明

• 待仿真部分，简称DUT。

ex：      component entity_name

                        port(

                                        );

                end component;

• 信号，常量声明

• 包括DUT内部的信号声明，将其与仿真代码连接起来，同时定义一些仿真的常量。

ex：        constant ...;

                signal    ...;

• 实例化语句

• 将FPGA设计例化进来成为仿真代码的一部分，实现端口映射。

• 激励信号

• 包括时钟激励和信号激励，用来给DUT的输入端口生成激励信号，观察DUT的输出情况。来测试代码结果是否正确。