使用FPGA实现编码器

介绍

前面已经实现了38译码器，现在我们来实现一下编码器。

对于编码器，就是译码的反过程嘛，哈哈哈哈，大家一定很熟悉了，不多赘述了。

由于之前已经实现了38译码器，所以这里我与之前实现的译码器结合，实现编码译码的全过程，仿真结果和源码都放在最后了。

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真值表

大家参考38译码器的真值表吧，反过来就是了。

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设计文件

library ieee;
use ieee.std_logic_1164.all;
entity encoder is
    port(input : in std_logic_vector(7 downto 0);
          output : out std_logic_vector(2 downto 0));
end encoder;
architecture encoder of encoder is
begin 
    output <=    "000" when input = "11111110" else
                    "001" when input = "11111101" else
                    "010" when input = "11111011" else
                    "011" w