VHDL仿真

VHDL仿真

仿真（Simulation也称模拟），不接触具体的硬件系统利用计算机对电路设计的逻辑行为和运行功能进行模拟检测，较大规模的VHDL系统设计的最后完成必须经历多层次的仿真测试过程，包括针对系统的VHDL行为仿真、分模块的时序仿真和硬件仿真，直至最后系统级的硬件仿真测试。

（1）仿真激励信号的产生

LIBRARY IEEE;    --库、程序包的说明调用
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY ADDER4 IS
PORT
(
	a,b : IN INTEGER RANGE 0 TO 15;
	c : OUT INTEGER RANGE 0 TO 15
);
END ADDER4;

ARCHITECTURE one OF ADDER4 IS
BEGIN
	c <= a+b;
END one；

1. 方法一：用VHDL写一个波形信号发生器

ENTITY SIGGEN IS
PORT
(
	sig1 : OUT INTEGER RANGE 0 TO 15;
	sig2 : OUT INTEGER RANGE 0 TO 15
);
ARCHITECTURE Sim