Verilog实现RAM(4-单端口异步读写SRAM)

在之前的工作中,我们对常见存储器件进行了名词扫盲,并通过调用IP核实现了简单的单端口同步读写SRAM、对单端口同步读写SRAM进行了Verilog描述、并进一步对单端口同步写,异步读SRAM进行了设计与分析;这部分工作见:

Verilog实现RAM(1)

Verilog实现RAM(2-单端口同步读写SRAM)

Verilog实现RAM(3-单端口同步写、异步读SRAM)

现在在之前工作的基础上,进一步实现单端口异步读写SRAM

一、原理

单端口异步读写SRAM

输入端口有:(异步读写与时钟无关,没有clk)

    reg [3:0]a;//输入地址(RAM深度为16,对应地址位宽为4)

    reg we;// write enable,写使能时进行RAM写操作

    reg oe;// output enable,输出使能时RAM读取的结果才能输出

    reg cs;// 片选信号,选择读取哪一个RAM

输入输出端口有:
    wire [7:0]d;//读取RAM时数据输出/写入RAM时数据输入

工作过程:

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