Verilog实现FIR滤波器

1、FIR滤波器简介

不追究FIR滤波器的深层含义，我们只关注如何实现；可以看出，FIR滤波器的本质就是延迟、系数相乘与求和，如下图：

 

2、设计

基于以上分析，按照三级流水实现FIR滤波器设计：信号延迟-系数相乘-求和

`timescale 1ns / 1ps

module fir(
input clk,
input rst_n,
input [3:0]din,
output reg [9:0]dout
    );
// data reg
reg [3:0]din1;
reg [3:0]din2;
reg [3:0]din3;
reg [3:0]din4;
reg [3:0]din5;
reg [3:0]din6;
reg [3:0]din7;
// mul
reg [7:0]mul1;
reg [7:0]mul2;
reg [7:0]mul3;
reg [7:0]mul4;
reg [7:0]mul5;
reg [7:0]mul6;
reg [7:0]mul7;
// coffe
parameter COEFF1 = 4'b0001;
parameter COEFF2 = 4'b0001;
parameter COEFF3 = 4'b0001;
parameter COEFF4 = 4'b0001;
parameter COEFF5 = 4&#