FPGA学习笔记：Verilog中for循环的阻塞赋值与非阻塞赋值

最新推荐文章于 2025-03-27 10:06:02 发布

芒kiki

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文章标签：学习 fpga开发

本文链接：https://blog.csdn.net/CgfkdH/article/details/127446186

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问题描述：i代表按键值，通过for循环获得当前被按下的按键值，高值优先，临时存在temp中，最后赋给dina，但是仿真结果显示不论按键值是多少，dina始终为0

错误原因在于for循环中采用的非阻塞赋值语句：temp<=i，

该赋值语句会计算等式右边i的值，并在整个always语句结束时才将i的值赋给temp，因此dina得到的temp值一直未初值0，这也是为什么波形中temp值为4，但是dina值为0的原因，也就是说由于非阻塞语句不会阻断其后的语句，使得dina赋值时temp尚未得到新值。

解决方法：将temp<=i，改为阻塞赋值:temp=i，修改完成后的波形如下：

总结：在for循环语句的时序逻辑中必须使用阻塞赋值

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8.Verilog的for循环语句使用

FPGA/MATLAB学习教程/源码/项目合作开发

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在Verilog中，对于循环功能的实现，主要通过for语句来实现。在verilog中，for循环的主要功能用于赋值和延迟两个功能，下面对这两个功能的实现进行介绍。 1.赋值功能首先来看一个例子： `timescale 1ns / 1ps module count( input i_clk, input i_rst, output reg[9:0]o_count1, output reg[9:0]o_count2, output reg[9:0]o_count3 ); reg[7:0]t

小梅哥Xilinx FPGA学习笔记7——语法（阻塞与非阻塞赋值）

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1.阻塞赋值属于顺序执行，即下一条语句执行前，当前语句一定会执行完毕。2.阻塞赋值语句使用等号 = 作为赋值符。3.前面的仿真中，initial 里面的赋值语句都是用的阻塞赋值。4.阻塞赋值时赋值顺序调换所得到的结果不同。非阻塞赋值：1.非阻塞赋值属于并行执行语句，即下一条语句的执行和当前语句的执行是同时进行的，它不会阻塞位于同一个语句块中后面语句的执行。2.非阻塞赋值语句使用小于等于号

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verilog学习笔记——时序逻辑（小电路）

weixin_43911447的博客

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在遍历完256个格子之后将q_next的值赋给q，我们注意到在always过程块中，我们一律使用了阻塞赋值，因为不需要产生触发器，我们要在计算后立即赋值，才能做到没有一个周期的延迟。这个游戏原来是设计在一个无限的网格里，但是在这个电路中，我们设计为16*16的网格，为了让这次练习更有趣，我们把网格边界拓扑环绕到对立的另一边。举个例子，（0,0）的8个邻居分别是(15,1), (15,0), (15,15), (0,1), (0,15), (1,1), (1,0), 和 (1,15).3个邻居：繁衍（1）；

Verilog for 循环

最新发布

DAAILICE的博客

03-27

588

循环在综合时会被完全展开为硬件电路（相当于写了 7 条独立的赋值语句），不存在“运行时循环”的概念。如果需要更详细的仿真或扩展功能（如使能信号、并行加载等），可以进一步优化代码！Verilog 中的for循环不是循环，而是展开！示例1：使用for循环实现移位寄存器。循环更直观地描述了硬件级联结构。

verilog 中非阻塞赋值，for循环

chenchen410的专栏

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非阻塞赋值的例子： reg c,b; always@(posedge clk) begin b c end

通过几段代码理解Verilog里面阻塞赋值和非阻塞赋值的区别，以及Verilog的for循环的使用

ZLK1214的专栏

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弄清楚阻塞赋值和非阻塞赋值的区别非常重要，否则我们就没有办法理解verilog里面的for循环的执行结果。简单来说，阻塞赋值是给变量的现态赋值，非阻塞赋值是给变量的次态赋值。所谓的现态，就是执行代码时变量的状态，也就是当前状态。次态，就是当前整个always代码块执行完了之后，变量是什么值，也就是下一个状态。注意：在同一分支下，对同一变量不能同时使用非阻塞赋值和阻塞赋值，否则编译不通过。例如，下面的代码无法编译通过： reg [13:0] a = 0; reg [3:0] state = 0;

FPGA之for循环的简单使用

weixin_63030308的博客

01-28

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verilog本质上还是在描述电路，因此for循环不可乱用，并且for循环的使用范围很窄很窄。就我目前使用而言，低阶for循环（单独一个for，配合always块）仅仅在“高阶for循环（for循环配合generate,以及genvar）可以对重复使用的子模块循环例化,以提升效率。verilog中也有for循环，并且使用方法与C语言中较为类似，不过在使用过程中仍需注意几个点。①在verilog里，使用integer，而不是int;简单介绍下低阶for的使用，给大家避避雷。③for循环是可综合的。

Verilog2——赋值语句、条件分支与循环语句、块语句与生成语句

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本文结合练习题目理解总结——赋值语句中阻塞赋值与非阻塞赋值的区别，条件分支与循环语句的使用，块语句和生成语句的语法

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本学习笔记主要参考小梅哥B站教学视频，网址如下: https://www.bilibili.com/video/BV1va411c7Dz?p=1 使用的编译器为Vivado，HDL语言为verilog

FPGA学习笔记（三）流水灯入门FPGA设计流程及阻塞/非阻塞赋值的分析

贾saisai的博客

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下图是仿真，对区段进行截取可以看到200ms，LED的时间变化一次。按键没有按下的时候，RESET是高电平，按键按下的时候是低电平。下载程序到板子中，也可以看到实现了流水灯。我应该把注释写清楚了。

二、10【FPGA】阻塞赋值与非阻塞赋值

web15085181368的博客

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前言学习说明此文档为本人的学习笔记，注重实践，关于理论部分会给出相应的学习链接。学习视频：是根据野火FPGA视频教程——第十二讲 https://www.bilibili.com/video/BV1nQ4y1Z7zNp=3 理论学习基础知识请参考本人Verilog HDL专栏中行为级建模，下面是博客链接：三、7【Verilog HDL】RTL级建模——行为级建模_的博客-CSDN博客掌握结构化过程语句always和initial再行为级建模中的作用及用法掌握阻塞赋值（=）和非阻塞（<=）过程性

FPGA学习笔记（二）Verilog语法初步学习(语法篇1)

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在FPGA设计里面，我们有多种设计方式，如原理图设计方式、编写描述语言〈代码〉等方式。一开始很多工程师对原理图设计方式很钟爱，这种输入方式能够很直观的看到电路结构并快速理解，但是随着电路设计规模的不断增加，逻辑电路设计也越来越复杂，这种设计方式已经越来越不满足实际的项目需求了.这个时候Verilog 语言就取而代之了,目前Verilog已经在FPGA开发/IC设计领域占据绝对的领导地位。

FPGA-for循环对应verilog代码

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为啥要在FPGA上实现for循环的代码？在现在的编程和算法中，有一部分的算法的速度已经到达了瓶颈，为了提高算法的速度，提高效率，经常会遇到将c或者c++的代码转换为Verilog语言进行在FPGA上实现。下文中，我借鉴的是明德扬的FPGA专题for循环对应verilog代码，上面是视频链接，本文是博主的学习笔记，喜欢可以拿去借鉴。例1 for(i=0;i<8;...

Verilog 循环语句

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repeat 的功能是执行固定次数的循环，它不能像 while 循环那样用一个逻辑表达式来确定循环是否继续执行。如果循环次数是变量信号，则循环次数是开始执行 repeat 循环时变量信号的值。Verilog 循环语句有 4 种类型，分别是 while，for，repeat，和 forever 循环。一般来说，因为初始条件和自加操作等过程都已经包含在 for 循环中，所以 for 循环写法比 while 更为紧凑，但也不是所有的情况下都能使用 for 循环来代替 while 循环。

FPGA verilog for循环

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FPGA for的用法

每天一点Verilog，《高级FPGA设计》学习笔记：for 语句怎么用？

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类似C的环路结构如for-loop可能对学过C语言的人存在陷阱。其原因是在硬件语言中并没有隐含的寄存器这个条件，所以一般这些环路不可以在可综合代码中用来做算法迭代。在Verilog中，for循环一般用作输入多次有一定规律的赋值语句，以提高设计效率。 软件设计者可能利用for循环获得X的N次幂，代码可能是这样写的： PowerX = 1 ; for( i=0; i<N; i++ ) PowerX = PowerX * X ; 这

verilog 的FOR

gjatwfn的专栏

11-23

1586

看如下代码，这个语法的意思是把led[0]-led[7]同时置0，这里特别注意也是并行执行的。②看下仿真的结果，可以看到CNT到100_000的时候，LED的8都被置0了。虽然说可以用for，但是一般情况下尽量不要用，避免和C语言进行混淆。verilog是可以使用for但是功能和C是有点不一样的。

verilog语法-008—几种可综合的for循环语句

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1万+

本文讲解了SystemVerilog中可以用于综合的几种for循环设计

二、试采用Verilog.硬件描述语言for 循环语法设计一个汉明重量计算模块HW，输入一个32位2进制数in_data，输出其汉明重量out_hw。一个二进制数的汉明重量定义为其中1的个数。

12-13

好的,我来为您设计一个使用Verilog硬件描述语言for循环语法实现的汉明重量计算模块HW。以下是具体的Verilog代码实现: ```verilog module HW ( input [31:0] in_data, // 32位输入数据 output reg [5:0] out_hw // 6位输出汉明重量 ); integer i; always @(*) begin out_hw = 0; // 初始化输出为0 // 使用for循环遍历32位输入数据 for (i = 0; i < 32; i = i + 1) begin out_hw = out_hw + in_data[i]; // 如果当前位为1，则汉明重量加1 end end endmodule ``` 这个模块的工作原理如下： 1. 模块名为HW，输入为一个32位的`in_data`，输出为一个6位的`out_hw`。 2. 使用`always @(*)`块来实现组合逻辑，使得输出`out_hw`能够即时反映输入`in_data`的变化。 3. 在`always`块内部，我们首先将`out_hw`初始化为0。 4. 然后，我们使用`for`循环遍历32位输入数据的每一位： - 循环变量`i`从0开始，每次增加1，直到32。 - 在每次循环中，我们将`in_data[i]`的值加到`out_hw`上。 - 由于`in_data[i]`是一个1位的二进制数，当它为1时，`out_hw`会增加1；为0时，`out_hw`保持不变。 5. 循环结束后，`out_hw`就包含了`in_data`中1的总数，即汉明重量。这个设计简洁明了，利用了Verilog中可以直接对位进行操作的特点，使得汉明重量的计算变得非常直接。通过这种for循环的方式，我们可以很容易地修改代码以适应不同位宽的输入数据。