芯片测试(3)——DC测试


芯片测试中的直流(DC)特性测试是指通过测量芯片的直流电特性参数(例如电流、电压、电阻)来验证芯片电学性能是否符合设计要求的过程。这些测试通常包括以下方面:

一、电源电压测试

电源电压测试主要测量芯片在不同电压下的电流变化,旨在确定芯片的最小和最大电源电压范围。测试人员会向芯片的电源端口输入不同的电压,然后测量芯片的电流变化,以获取芯片的最小和最大电源电压。

二、地引脚测试

地引脚测试主要是为了测量芯片的接地电压,以确定该接地电压是否符合设计规范。如果接地电压不合规范,可能会导致芯片失效或其他问题。

三、I-V测试

I-V测试是一种重要的电学测试,用于测量芯片中电流和电压之间的关系。这个过程需要在恒定电压下,测量芯片中的电流变化,或在恒定电流下测量芯片中的电压变化。这可以使测试人员确定芯片在不同电压或电流下的性能,以验证生产线上或客户端的使用中的性能是否在应用范围内。

四、电阻测试

电阻测试用于测量芯片中不同部件之间的电阻大小,并确保其在设计要求的合理范围内,避免可能导致芯片失效或产生其他问题的电阻问题。
芯片测试中的直流特性测试对于验证芯片电学性能的关键特性至关重要,可以提高芯片的可靠性和性能,确保其正常工作。

五、对应测试项

输入PAD:VIL/VIH,IIL/IIH
输出 PAD:VOL/VOH,IOL/IOH
双向PAD:VIL/VIH,IIL/IIH,VOL/VOH,IOL/IOH
三态输出PAD:VOL/VOH,IOL/IOH,IOL/IOH

六、简述及测试方法描述

6.1 VIL/VIH(加流测压,FIMV)

6.1.1 测试目的
测试芯片输入IO能正确识别输入电压VIL/VIH,测试DC参数在设计范围内。
VIL,表示输入管脚正确识别logic0时的最大电压参数;
VIH,表示输入管脚正确识别logic1时的最大电压参数。
6.1.2 测试方法
在规定的测试温度下,芯片放入测试平台,将所有IO置为输入状态,分别在VDDmax/VDDmin mode下验证VIL/VIH。

6.2 VOL/VOH(加流测压,FIMV)

6.2.1 测试目的
测试芯片在一定的负载情况下,芯片IO输出高低电平在规定的范围内。
VOH,表示管脚输出高电平时的最低电压;
VOL,表示管脚输出低电平时的最高电压。
6.2.2 测试方法
在规定的测试温度下,芯片放入测试平台,将所有IO置为输出状态,在VDDmin mode下验证VOL/VOH。

6.3 IIL/IIH(加压测流,FVMI)

6.3.1 测试目的
IIL,测试时给IO施加低电平,可以测出VDD到IO的测量输入管脚的漏电流,测算出阻抗是否在设计范围内;
IIH,测试时给IO施加高电平,可以测出IO的测量输入管脚到VSS的漏电流,测算出阻抗是否在设计范围内。
6.3.2 测试方法
在规定的测试温度下,芯片放入测试平台,将所有IO置为输入状态,在VDDmax mode下测试漏电流。

6.4 IOL/IOH(加压测流,FVMI)

6.4.1 测试目的
IOL,测量IO输出低电平时的电流大小,通过测量电流可以间接测量到IO内阻的大小;
IOH,测量IO输出高电平时的电流大小,通过测量电流可以间接测量到IO内阻的大小。
6.4.2 测试方法
规定的测试温度下,芯片放入测试平台,将所有IO置为输出状态,在VDDmin mode下测试漏电流。

参考链接

https://www.elecfans.com/d/2142005.html
https://zhuanlan.zhihu.com/p/617589232?utm_id=0
https://mp.weixin.qq.com/s/WZgBCY0ZbDc6qBgENxf0oA

学习资料

https://www.icourse163.org/course/BITC-1464054173?tid=1470097618

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在Linux下使用DC进行ASIC设计,一般需要以下几个步骤: 1. 安装DC:首先需要从Synopsys官网下载DC的安装包,然后按照安装指南进行安装。安装完成后需要设置环境变量,将DC的bin目录加入到系统的PATH中。 2. 创建设计库:使用DC需要先创建设计库,可以使用以下命令创建: ``` > dc_shell DC> create_library <library_name> -technology <tech_name> -vendor <vendor_name> ``` 其中,`<library_name>`为设计库名称,`<tech_name>`和`<vendor_name>`为芯片工艺和芯片厂商名称,可以根据需要进行修改。 3. 导入设计:将设计文件导入到设计库中,可以使用以下命令: ``` DC> read_file <verilog_file> ``` 其中,`<verilog_file>`为Verilog格式的设计文件路径。 4. 进行逻辑综合:使用以下命令进行逻辑综合: ``` DC> compile <top_module> ``` 其中,`<top_module>`为顶层模块的名称。 5. 进行后端物理设计:逻辑综合完成后,需要进行后端物理设计,包括布局、布线和时序优化等。可以使用DC的后端工具完成这些任务,例如Floorplan、Place-and-Route和PrimeTime等。 6. 生成最终版图:后端物理设计完成后,生成最终版图,可以使用以下命令: ``` DC> write -format verilog -hierarchy -output <output_file> ``` 其中,`<output_file>`为输出版图文件的路径。 以上是使用DC进行ASIC设计的基本步骤,具体操作需要根据实际情况进行调整和优化。

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