10 EDA技术实用教程【时序电路Verilog设计1】

1. 基本D触发器

 

关键词posedge：posedge CLK时钟上升沿敏感。

相对应的，还有negedge CLK时钟下降沿敏感 

2. 含异步复位和时钟使能的D触发器

 数据端D;

时钟端CLK；

输出端Q;

时钟使能端：EN；只有当EN=1，时钟沿才有效

异步复位端：RST：只要RST等于0（有的触发器是高电平清0有效），D触发器输出立刻清0

2. 含异步复位和时钟使能的D触发器

 

工作时，当RST=1时，选通“1”端的数据0，使0进入触发器D的输入端。如果此时CLK有一个上升沿，便将0送入输初端Q，便是实现了同步清零的功能。

当RST=0，选通“0”端的数据D，使数据进入触发器的D输入端，这时即与普通D触发器相同

异步清零和同步清零的区别

异步：在任意时刻，只要RST有效，D触发器输出立刻清零，与时钟clk状态无 关。

同步：指的是与时钟同步，某个控制信号（比如清零信号）只有当时钟信号有 效时才起作用。而当时钟信号没有到来时，该控制信号不起作用。 

 

3. 基本锁存器 

 

当CLK为高电平时，输出Q才随D输入的数据而改变； 而当CLK为低电平时将保存其在高电平时锁入的数据。这 就意味着需要引入存储元件于设计模块中。 

4. 含清0控制的锁存器