Quartu仿真D触发器并验证

最新推荐文章于 2024-05-18 12:10:33 发布

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文章标签： fpga开发

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文章目录

实验目的
实验材料
实验原理
- D触发器
项目制作
总结
参考资料

实验目的

在 Quartus中自己用门电路设计一个D触发器，并进行仿真，时序波形验证。
在 Quartus 中直接调用一个D触发器电路，进行仿真，时序波形验证。
在 Quartus 中用Verilog语言写一个D触发器，进行仿真验证，与3做比较。

实验材料

Quartu18.1

实验原理

D触发器

在这里插入图片描述 D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件。它输入两个口：D与CP。当CP输入高电平或者上升沿的时候，将输出Q的状态变成D的状态；在其他情况下，无论D的状态怎么变，Q的状态不会变化。

D触发器的时序图如下(cp上升沿触发)
在这里插入图片描述

项目制作

创建项目

1、点击New Project Wizard

在这里插入图片描述

2、项目路径选择与名称设置

在这里插入图片描述

3、芯片选择

在这里插入图片描述在设置了项目名称与路径之后，一路next点到这个页面，按图选择目标芯片。目标芯片是cycloneIVE系列的EP4CE115F29C7。
选择之后一路next最后点击finish，完成项目创建。

使用门电路实现D触发器

创建一个原理图文件

在这里插入图片描述

绘画电路图

在这里插入图片描述点击上图这个图标，从里面选择需要的器件放置到文件里。

这里首先使用门电路实现D触发器，要使用到两个输入，两个输出，4个二输入与非门和一个非门。

器件名称的表格如下：

器件名称	搜索名称
输入	input
输出	output
非门	not
二输入与非门	nand2

在这里插入图片描述按上图进行器件摆放与连接。

编译与电路图

首先先保存这个电路图文件到项目中。在这里插入图片描述然后点击编译，没有出错的话会有这样的页面：
编译可能会有一段时间，如果报错的话看原理图有没有连错。记得拖一下器件，有可能线没有和器件连在一起。

编译成功的话，点击Tool -> Netlist Viewers -> RTL Viewer
在这里插入图片描述这样可以看见你的电路图：

仿真波形图

新建波形文件。如上面新建图形文件的方法，从“file”中选择“new”，然后从出现的对话框中选择“university program VWF”。
在这里插入图片描述再按下图配置输入输出：

拖动CP,D两行的波形图，选择一定时间区间并调节高低电平。

点击上面仿真按钮，出现结果：
在这里插入图片描述
在下一个上升沿改变状态。

直接调用D触发器

首先按之前的实验一样创建一个新项目。

然后再创建一个原理图文件，直接调用D触发器。
在这里插入图片描述

编译成功后，创建波形文件，按之前的实验一样操作，查看仿真波形：
在这里插入图片描述

使用Verilog语言生成D触发器

首先创建一个项目。

再创建一个Verilog HDL 文件。
在这里插入图片描述再在文件中这样写：

//pro1_D3与文件名一致
module pro1_D3(D,CLK,Q);
    input D;
    input CLK;
    output Q;

    reg Q;

    always @ (posedge CLK)//我们用正的时钟沿做它的敏感信号
    begin
        Q <= D;//上升沿有效的时候，把d捕获到q
    end
endmodule

在这里插入图片描述