1.打开vivado图形用户界面
2.File-->New Project
3.填好工程名字和工程路径,然后选择Imported Project
4.选择ISE,选择合适的 XISE文件导入
通过这四步可以将ise中的工程导入到vivado中。如果ise工程中使用的IP核在vivado中已经升级了,也就是说ise中的IP核版本太低。如果我们任然要使用ISE中的IP核,我们可以把该IP核的网表文件,添加到我们想使用的工程中。
将ISE中的工程综合成网表文件时:有两个地方需要注意1.在综合设置中,-iobuf不要勾选,-iob选NO,综合,生成网编.ngc文件2.使用工程中使用的HDL语言写一个黑盒模块。在vivado中使用( read_edif 路径/xxx.ngc)读入网表文件到工程中,添加只包含端口信息的文件。
Verilog:
module add(a,b,c)
input a,b;
output [1:0]c;
end module
VHDL:
entity add is
port(
a:in std_logic;
b:in std_logic;
c: out std_logic_vector(1 downto 0)
)
end;
actecture behavior of add is
begin
end;