HDL
芯之呼吸
芯片验证
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好的流水灯程序 Verilog
module stream( input clk, input reset, output [7:0] led ); reg [31:0]count; reg [7:0]led; parameter[31:0] delay=32'd100000000; //delay 1 secalways@(posedge clk原创 2016-08-24 18:37:52 · 8866 阅读 · 1 评论 -
XILINX rom ram IP 核 如何编写coe 文件
这张截图来自xilinx RAM IP核使用文档:修改数字为2 10 16 分别表示输入的数据为二进制,十进制 ,16进制 。数据隔开可以是空格或者是逗号,最后一个数据后面加分号原创 2017-07-11 19:05:00 · 3094 阅读 · 0 评论 -
verilog parameter localparam define使用
define,是宏定义,全局有效。则在整个工程都是有效parameter,参数,可以由调用者修改参数值。在定义模块和例化的时候有一定的差别,在定义模块时:模块名在参数的前面;例化模块时:参数在实例化名的前面简单举例:定义模块module clkgen#( parameter COUNT=4'd15)( input clk, output cl原创 2017-07-11 17:37:00 · 940 阅读 · 0 评论 -
序列检测
module sequence_detect( input clk, input rst_n, input din_en, input din, output dout);//capture the posedge of din_en for data receivereg din_en_r0,din_en_r1;alwa原创 2017-04-01 10:14:29 · 1409 阅读 · 0 评论 -
Verilog 程序输出0 1 2 3 3 2 1 0 0 1 2 3 3 2 1 0.....
module shixisheng( input clk, output [2:0] data, input rst ); reg isNeg; //1 increase ;0 downto reg [2:0]rData; always@(posedge clk or negedge rst)原创 2017-04-01 09:47:20 · 2086 阅读 · 0 评论 -
奇数分频
实现一个上升沿触发的占空比不为50%的n分频信号在实现一个下降沿触发的占空比不为50%的n分频信号将两路信号相与module clkn(clr,clk,clkout);input clr;input clk;output clkout;reg rise_clkn;reg down_clkn;reg [3:0] rCount;reg [3:0] d原创 2017-03-24 15:56:36 · 713 阅读 · 0 评论 -
解决ISE14.7在win10中不稳定的问题
https://www.xilinx.com/support/answers/62380.html这个网址是xilinx官网的解决这个问题的连接解决的方法:将“ISE\lib\nt64\libPortability.dll”和"ISE\lib\nt64\libPortabilityNOSH.dll"文件备份第二步:将libPortability.dll”重命名为“l转载 2016-12-19 11:09:29 · 11882 阅读 · 0 评论 -
verilog PWM实现呼吸灯
使用PWM技术实现呼吸灯。利用占空比每1ms递增1us的占空比来点亮LED。没隔1s实现灯由逐渐变亮到逐渐变暗,或者逐渐变暗到逐渐变量的转换。使用的语言是verilog。module led_breath//#(// parameter LED_WIDTH = 4//)( input clk, //global clock input rst_n转载 2016-11-18 10:24:10 · 4460 阅读 · 0 评论 -
Vivado DDS IP使用的时候波形不是正弦波
使用vivado提供的DDS IP核时,我使用的是SIN COS LUT only模式。正确的提供相位的输入。默认的情况下显示的不是波形我们需要右击我们想观察的信号,然后选择Waveform Style==>analog。就可以观察波形了。如果不修改Radix,得到的波形是这样的 要想观察到正余弦信号,需要将Radix 修改为 signed Decimal原创 2016-11-17 16:39:15 · 9127 阅读 · 11 评论 -
VHDL inout与buffer
VHDL中BUFFER与INOUT有什么区别呢?首先INOUT完全是双向的,也就是INOUT:=IN+OUT,对INOUT属性的PIN既可以写出也可以读入,他有2个寄存器,如...port(a:inout std_logic);...signal ccc,ddd:bitprocess(clk)begin...a...dddBUFFER: 一般比较少用转载 2016-08-26 18:36:23 · 1838 阅读 · 0 评论 -
VHDL 测试文件模板
entity testbench isend testbench;architecture Behavioral of testbench iscomponent fredevider3 isport( clock:in std_logic; clkout:out std_logic);end component fredevider3;原创 2016-08-21 20:20:24 · 4657 阅读 · 1 评论 -
脉冲同步器
verilog实现上面的电路:module pulse_syc( input sclk_1, input sclk_2, input p_in, output p_out, output p_out1); reg p_in_reg=0; reg delay0,delay1,delay2; wire mu原创 2017-08-30 20:42:40 · 15707 阅读 · 1 评论