紫光同创PGC1KG-LPG100 / PGC2KG-LPG100开发套件|盘古1K/2K开发套件

最新推荐文章于 2024-09-18 22:38:05 发布
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分类专栏： FPFA fpga开发 文章标签： fpga开发 fpga
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本文介绍了盘古1K/2K开发套件，它是基于紫光同创FPGA平台，以PGC1KG-LPG100/PGC2KG-LPG100为核心，提供丰富接口和基础硬件环境。文章详细说明了系统资源、电源功能以及开发板使用注意事项。
摘要由CSDN通过智能技术生成

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盘古1K/2K 开发套件是基于紫光同创 FPGA 开发平台的开发套件，以紫光同创 Compa系列PGC1KG-LPG100 / PGC2KG-LPG100 器件为核心，预留丰富的扩展 IO 及数码管、 按键、LED 灯，为用户提供基本的硬件环境。

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  盘古1K2K产品详情

1.产品概述

盘古1K、2K开发套件（MES1/2KG）是基于紫光同创FPGA 开发平台的开发套件。以紫光同创Compa系列PGC1KG-LPG100/PGC2KG-LPG100器件为核心，预留丰富的扩展 IO 及数码管、按键、LED 灯，为用户提供基本的硬件环境。

2.系统资源

高性价比方案

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 接口丰富，为用户提供基本的硬件环境

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 *盘古1/2KG 板卡上的 Jtag 原理图

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*盘古1K2K开发板（PGC1KG-LPG100 / PGC2KG-LPG100） 

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3.电源功能

电源均支持3.3V供电，简化了板卡的电源网络

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图片 4.开发板使用注意事项

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1. 注意轻拿轻放，并做好静电防护。

2. 连接模块时，必须先断电！先断电！不能带电插拔！

 

 

 

 

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【紫光同创国产FPGA教程】【PGC1/2KG第三章】键控彩灯实验例程
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08-02 304
机械式弹片按键，在按下或松开时会有机械抖动，导致在按下或松开时按键的状态不稳定，在快速的变化，在使用按键输入信号时如果采集了抖动时的状态，会导致工程运行出现不可控的变化，故而我们需要将这段时间的抖动信号给滤除掉，故此实验称之为按键消抖；盘古1/2K 开发板是一套基于紫光 FPGA 的开发套件，以紫光 Compa 系列PGC1KG-LPG100 / PGC2KG-LPG100 器件为核心，预留丰富的扩展 IO 及数码管、按键、LED 灯，为用户提供基本的硬件环境。输入信号：时钟，彩灯模式控制信号；
【紫光同创国产FPGA教程】【PGC1/2KG第五章】序列检测器实验例程
MYMINIEYE的博客
08-08 208
盘古1/2K 开发板是一套基于紫光 FPGA 的开发套件，以紫光 Compa 系列PGC1KG-LPG100 / PGC2KG-LPG100 器件为核心，预留丰富的扩展 IO 及数码管、按键、LED 灯，为用户提供基本的硬件环境。KEY4 控制是否检测；由拨码开关提供待检测序列，接收按键控制模块传递过来的特定序列与检测使能信号控制与待检测序列进行比较；LED[2:0]=2’b01 时，按下 Key4 后数码管显示数字1；3、 K4 为序列检测开始和序列检测结束按键，初次按下 KEY4，开始检测，
【紫光同创国产FPGA教程】【PGC1/2KG第一章】控制LED灯实验例程
MYMINIEYE的博客
08-01 430
外部输入时钟为40MHz时钟周期为25ns（在verilog设计中的计数器的计时原理基本上是一致的，确认输入时钟周期，目标计时时间后可得到计数器的计数值到达多少后可得到计时宽度）;IO输出状态只有两种：1或0；我们可以使用一个计数器，计数满20000000个时钟周期时将IO状态进行翻转，即可完成每0.5S输出状态跳转，即LED灯会以0.5S的间隔亮灭变化；在module之前添加文件头，文件头中包含信息有：公司，作者，时间，设计名，工程名，模块名，目标器件，EDA工具(版本)，模块描述，版本描述（修。
【紫光同创国产FPGA教程】【PGC1/2KG第七章】7.数字钟实验例程
MYMINIEYE的博客
11-08 441
数码管显示模块相比前一个实验需要增加一个功能：当进入校准模式时数码管的校准位需要进行闪烁，故而引入一个1S的周期信号，在1S时间内0.5s正常点亮，0.5s不点亮使得数码管闪烁；按轻触按键KEY1，进入校准模式，第一次按下KEY1，进入分钟低位计数校准调节，之后再次按下KEY1，校准位将会往左移动1位，直到校准位为时钟计数高位时，按下KEY1将推出校准模式，进入正常计数模式；此功能的实现由两个细节功能实现：1S计时控制，与前面的实验中需要计时功能模块实现方式一致，注意此处计时的周期为1S即可；
【紫光同创国产FPGA教程】【PGC1/2KG第四章】数码管动态显示实验例程
MYMINIEYE的博客
08-08 235
四个数码管显示不同的数字，按键 K1 控制第一个数码管，按一下数字加1，从0到9，按键 K2 控制第二个数码管，按一下数字加 1，从 0 到 9，按键 K3 控制第三个数码管，按键 K4 控制第四个数码管。数码管显示出 0～9，代码如下，通过传递要显示的数值给到 key 上，可显示对应数值，sel 选择对应的数码管，如需 4 个如果要显示同样的字符，仅需将 dig 的 4 位全部置 1，需要做好对应编码；段选：段选由 8 根 led 灯组成，分别为 a，b，c，d，e，f，g，dp；
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随着 SoC 设计规模的快速膨胀，越来越多的用户在做大规模 SoC 原型验证时会遇到全局时钟复位同步，大规模设计分割，高速接口及先进 Memory 控制器 IP 验证等关键困难。针对这些困难，一些领先的原型验证系统方案提供商，如国微思尔芯，提供了一系列成熟可重用的通用高密原型验证系统产品和解决方案来解决这些困难，以帮助客户完成大规模复杂 SoC 的原型验证，降低项目风险。
高密原型验证系统解决方案（上篇）
renzaiS2C的博客
09-18 1396
随着 SoC 设计规模的快速膨胀，越来越多的用户在做大规模 SoC 原型验证时会遇到全局时钟复位同步，大规模设计分割，高速接口及先进 Memory 控制器 IP 验证等关键困难。针对这些困难，一些领先的原型验证系统方案提供商，如国微思尔芯，提供了一系列成熟可重用的通用高密原型验证系统产品和解决方案来解决这些困难，以帮助客户完成大规模复杂 SoC 的原型验证，降低项目风险。
VCS和Verdi联合仿真使用学习记录
hy_520520的博客
09-18 801
环境：linux工具：vcs，verdi最近学习如何在linux环境下使用vcs编译仿真，使用verdi查看波形。是 Synopsys 开发的一款高性能的 Verilog 和 SystemVerilog 编译仿真工具。它广泛用于数字电路设计和验证，特别是在 ASIC 和 FPGA 设计中。是 Synopsys 提供的一款高级调试和可视化工具，主要用于硬件设计的调试和分析。它通常与 VCS 一起使用，以便在仿真过程中提供更好的可视化和调试体验。
1. ZYNQ 2. MPSOC 3. FPGA 4. IO分配 5. 硬件设计
lsh11111的博客
09-14 1080
**导出硬件**：在Vivado中选择“File -> Export -> Export Hardware”，将硬件导出为XSA文件，包含bitstream，以便于后续的软件工程师使用。- **IO电压配置**：对于不同的Bank（如Bank0、Bank1等），需要确保电压配置为LVCMOS 1.8V，以保证信号的稳定性与兼容性。- **顶层文件**：在生成的顶层文件system_wrapper.v中，可以查看其结构，并发现与Block Design中的设计一致。### 7. 生成比特流。
PGC2KG-6FBG256
05-11
PGC2KG-6FBG256是一款FPGA器件，由Lattice公司生产。它采用了FD-SOI工艺，拥有256K的LUT数量和684个I/O管脚。它还集成了硬件DSP块，以及高速收发器，可以实现高性能的数字信号处理和通信应用。此外，它还拥有低功耗和低噪声的特点，适合在需要长时间运行的低功耗应用中使用。
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