FPGA project : clock_key

最新推荐文章于 2024-05-30 20:17:20 发布
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文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Meng_long2022/article/details/132696475
版权

在clock基础上，增加按键控制功能。

主要修改 data_gen 模块。

 

 

module data_gen
#(
    parameter MAX_1S    = 26'd49_999_999 ,
              NINE      = 4'd9           ,
              FIVE      = 4'd5           
)(
    input           wire                sys_clk     ,
    input           wire                sys_rst_n   ,
    input           wire    [03:00]     key_in      ,

    output          reg     [19:00]     data        ,
    output          wire    [05:00]     point       ,
    output          wire                sign        ,
    output          reg                 seg_en
);

    // reg signal define
    reg     [03:00]     key_r       ;
    reg                 setting     ;
    // reg signal define 
    reg     [25:00]     cnt_1s     ;
    reg                 add_flag   ;
    reg     [03:00]     sec_g      ;
    reg     [03:00]     sec_s      ;
    reg     [03:00]     min_g      ;
    reg     [03:00]     min_s      ;
    reg     [03:00]     hou_g      ;
    reg     [03:00]     hou_s      ;
    reg     [19:00]     data_time  ;

    // [03:00]     key_r       
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            key_r <= 4'b0000 ;
        end else begin
            key_r <= key_in ;
        end
    end
    //             setting     ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            setting <= 1'b0 ;
        end else begin
            if(key_r[0] == 1'b1) begin
                setting <= ~setting ;
            end else begin
                setting <= setting ;
            end
        end
    end
    // [25:00]     cnt_1s     ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            cnt_1s <= 26'd0 ;
        end else begin
            if(setting == 1'b1) begin
                cnt_1s <= cnt_1s ;
            end else begin
                if(cnt_1s == MAX_1S) begin
                    cnt_1s <= 26'd0 ;
                end else begin
                    cnt_1s <= cnt_1s + 1'b1 ;
                end
            end
        end
    end
    //             add_flag    ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            add_flag <= 1'b0 ;
        end else begin
            if(cnt_1s == ( MAX_1S - 1'b1) ) begin
                add_flag <= 1'b1;
            end else begin
                add_flag <= 1'b0 ;
            end
        end
    end
    // [03:00]     sec_g      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            sec_g <= 4'd0 ;
        end else begin
            if(setting == 1'b1) begin
                if(key_r[1] == 1'b1) begin
                    if(sec_g == NINE) begin
                        sec_g <= 4'd0 ;
                    end else begin
                        sec_g <= sec_g + 1'b1 ;
                    end
                end else begin
                    sec_g <= sec_g ;
                end
            end else begin
                if(add_flag) begin
                    if(sec_g == NINE) begin
                        sec_g <= 4'd0 ;
                    end else begin
                        sec_g <= sec_g + 1'b1 ;
                    end
                end else begin
                    sec_g <= sec_g ;
                end
            end
        end
    end
    // [03:00]     sec_s      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            sec_s <= 4'd0 ;
        end else begin
            if(setting == 1'b1) begin
                if(key_r[1] == 1'b1 && sec_g == NINE) begin
                    if(sec_s == FIVE) begin
                        sec_s <= 4'd0 ;
                    end else begin
                        sec_s <= sec_s + 1'b1 ;
                    end
                end else begin
                    sec_s <= sec_s ;
                end
            end else begin
                if(add_flag && ( sec_g == NINE) ) begin
                    if(sec_s == FIVE) begin
                        sec_s <= 4'd0 ;
                    end else begin
                        sec_s <= sec_s + 1'b1 ;
                    end
                end else begin
                    sec_s <= sec_s ;
                end
            end
        end
    end
    // [03:00]     min_g      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            min_g <= 4'b0 ;
        end else begin
            if(setting == 1'b1) begin
                if(key_r[2] == 1'b1) begin
                    if(min_g == NINE) begin
                        min_g <= 4'b0 ;
                    end else begin
                        min_g <= min_g + 1'b1 ;
                    end
                end else begin
                    min_g <= min_g ;
                end
            end else begin
                if(add_flag && (sec_g == NINE) && (sec_s == FIVE)) begin
                    if(min_g == NINE) begin
                        min_g <= 4'd0 ;
                    end else begin
                        min_g <= min_g + 1'b1 ;
                    end
                end else begin
                    min_g <= min_g ;
                end
            end
        end
    end
    // [03:00]     min_s      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            min_s <= 4'd0 ;
        end else begin
            if(setting == 1'b1) begin
                if(key_r[2] == 1'b1 && min_g == NINE) begin
                    if(min_s == FIVE) begin
                        min_s <= 4'd0 ;
                    end else  begin
                        min_s <= min_s + 1'b1 ;
                    end
                end else begin
                    min_s <= min_s ;
                end
            end else begin
                if(add_flag && (sec_g == NINE) && (sec_s == FIVE) && (min_g == NINE)) begin
                    if(min_s == FIVE) begin
                        min_s <= 4'd0 ;
                    end else begin
                        min_s <= min_s + 1'b1 ;
                    end
                end else begin
                    min_s <= min_s ;
                end
            end
        end
    end
    // [03:00]     hou_g      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            hou_g <= 4'd0 ;
        end else begin
            if(setting == 1'b1) begin
                if(key_r[3] == 1'b1) begin
                    if( (hou_s == 4'd2 && hou_g == 3'd3) || (hou_s != 4'd2 && hou_g == NINE) ) begin
                        hou_g <= 4'd0 ;
                    end else begin
                        hou_g <= hou_g + 1'b1 ;
                    end
                end else begin
                    hou_g <= hou_g ;
                end
            end else begin
                if(add_flag && (sec_g == NINE) && (sec_s == FIVE) && (min_g == NINE) && (min_s == FIVE)) begin
                    if( ((hou_s == 4'd2) && (hou_g == 4'd3)) || (hou_s != 4'd2) && (hou_g == NINE) ) begin
                        hou_g <= 4'd0 ;
                    end else begin
                        hou_g <= hou_g + 1'b1 ;
                    end
                end else begin
                    hou_g <= hou_g ;
                end
            end
        end
    end
    // [03:00]     hou_s      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            hou_s <= 4'd0 ;
        end else begin
            if(setting == 1'b1) begin
                if(hou_s == 4'd2) begin
                    if( (key_r[3] == 1'b1) && (hou_g == 4'd3) ) begin
                        hou_s <= 4'd0 ;
                    end else begin
                        hou_s <= hou_s ;
                    end
                end else begin
                    if( (key_r[3] == 1'b1) && (hou_g == NINE) ) begin
                        hou_s <= hou_s + 1'b1 ;
                    end else begin
                        hou_s <= hou_s ;
                    end
                end
            end else begin
                if(hou_s == 4'd2) begin
                    if(add_flag && (sec_g == NINE) && (sec_s == FIVE) && (min_g == NINE) && (min_s == FIVE) && (hou_g == 4'd3)) begin
                        hou_s <= 4'd0 ;
                    end else begin
                        hou_s <= hou_s ;
                    end
                end else begin
                    if(add_flag && (sec_g == NINE) && (sec_s == FIVE) && (min_g == NINE) && (min_s == FIVE) && (hou_g == NINE)) begin
                        hou_s <= hou_s +1'b1 ;
                    end else begin
                        hou_s <= hou_s ;
                    end
                end
            end 
        end
    end
    // [19:00]     data_time  ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            data_time <= 20'd0 ;
        end else begin
            data_time <= sec_g + sec_s * 4'd10 + min_g * 7'd100 + min_s * 10'd1000 + hou_g * 14'd1000_0 + hou_s * 17'd1000_00 ;
        end
    end
    // output 
    // data
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            data <= 20'd0 ;
        end else begin
            data <= data_time[19:00] ;
        end
    end
    // point
    assign point = 6'b010100 ;
    // sign
    assign sign  = 1'b0 ;
    // seg_en
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            seg_en <= 1'b0 ;
        end else begin
            seg_en <= 1'b1 ;
        end
    end


endmodule
module key_filter
#(
    parameter MAX_CNT_20MS = 20'd999_999 
)(
    input           wire            sys_clk     ,
    input           wire            sys_rst_n   ,
    input           wire    [3:0]   key_in      ,

    output          reg     [3:0]   key_out  
);
    // reg signal define
    reg     [3:0]       key_r0  ;
    reg     [3:0]       key_r1  ;
    reg                 nege    ;
    reg                 pose    ;

    reg     [19:00]     cnt_20ms     ;
    reg                 add_cnt_flag ;
    reg                 flag_20ms    ;

    // key_r0 key_r1 
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            key_r0 <= 1'b1 ;
        end else begin
            key_r0 <= key_in ;
        end
    end
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            key_r1 <= 1'b1 ;
        end else begin
            key_r1 <= key_r0 ;
        end
    end

    // nege
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            nege <= 1'b0 ;
        end else begin
            if(| (~key_r0 &  key_r1)) begin
                nege <= 1'b1 ;
            end else begin
                nege <= 1'b0 ;
            end
        end
    end
    // pose
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            pose <= 1'b0 ;
        end else begin
            if(| ( key_r0 & ~key_r1)) begin
                pose <= 1'b1 ;
            end else begin
                pose <= 1'b0 ;
            end
        end
    end

    // add_cnt_flag
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            add_cnt_flag <= 1'b0 ;
        end else begin
            if(nege) begin
                add_cnt_flag <= 1'b1 ;
            end else begin
                if(pose || cnt_20ms == MAX_CNT_20MS) begin
                    add_cnt_flag <= 1'b0 ;
                end else begin
                    add_cnt_flag <= add_cnt_flag ;
                end
            end
        end
    end

    // cnt_20ms 
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            cnt_20ms <= 20'd0 ;
        end else begin
            if(add_cnt_flag) begin
                if(cnt_20ms == MAX_CNT_20MS) begin
                    cnt_20ms <= 20'd0 ;
                end else begin
                    cnt_20ms <= cnt_20ms + 20'd1 ;
                end
            end else begin
                cnt_20ms <= 20'd0 ;
            end
        end
    end
    // falg_20ms
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            flag_20ms <= 1'b0 ;
        end else begin
            if(cnt_20ms == MAX_CNT_20MS - 1'b1) begin
                flag_20ms <= 1'b1 ;
            end else begin
                flag_20ms <= 1'b0 ;
            end
        end
    end

    // [3:0]key_out
    always @(posedge sys_clk or negedge sys_rst_n) begin
    // always @(*) begin // 这样的话 会综合成 数据选择器
        if(~sys_rst_n) begin
            key_out <= 4'b0000 ;
        end else begin
            if(flag_20ms) begin
                key_out <= ~key_r1 ;
            end else begin
                key_out <= 4'b0000 ;
            end
        end
    end
endmodule
`timescale 1ns/1ns
module test_key_filter();
    reg                     sys_clk     ;
    reg                     sys_rst_n   ;
    reg         [3:0]       key_in      ;
    reg         [07:00]     cnt_tb      ;

    wire        [3:0]       key_out     ;

    reg                    rand_1 = 1'b1        ;
key_filter 
#(
    .MAX_CNT_20MS           (   50      )
)
key_filter_insert
(
    .sys_clk                ( sys_clk   ),
    .sys_rst_n              ( sys_rst_n ),
    .key_in                 ( key_in    ),

    .key_out                ( key_out   )
);

    parameter CYCLE = 20 ;

    initial begin
        sys_clk    = 1'b1 ;
        sys_rst_n <= 1'b0 ;
        #( CYCLE * 2 )    ;
        sys_rst_n <= 1'b1 ;
        #( 210 )          ;
        sys_rst_n <= 1'b0 ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( CYCLE * 1000 ) ;
        $stop             ;
    end

    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            cnt_tb <= 0 ;
        end else begin
            if(cnt_tb == 249) begin
                cnt_tb <= 0 ;
            end else begin
                cnt_tb <= cnt_tb + 1'b1 ;
            end
        end
    end
    
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            key_in <= 1'b1 ;
        end else begin
            if(( 0 <= cnt_tb && cnt_tb <= 19 )||( 220 <= cnt_tb && cnt_tb <= 249 )) begin
                key_in <= 4'b1111 ;
            end else begin
                if(( 20 <= cnt_tb && cnt_tb <= 69 )||( 170 <= cnt_tb && cnt_tb <= 219 ) ) begin
                    rand_1 = ($random) % 2 ;
                    key_in <= {2'b11,rand_1,1'b1} ;
                end else begin
                    if(70 <= cnt_tb && cnt_tb <= 169) begin
                        key_in <= 4'b1101 ;
                    end else begin
                        key_in <= key_in ;
                    end
                end
            end
        end
    end

    always #( CYCLE / 2 ) sys_clk    = ~sys_clk ;
    
endmodule
`timescale 1ns/1ns
module test_data_gen();
    reg                 sys_clk     ;
    reg                 sys_rst_n   ;
    reg     [03:00]     key_in      ;

    wire    [19:00]     data        ;
    wire    [05:00]     point       ;
    wire                sign        ;
    wire                seg_en      ;


data_gen
#(
    .MAX_1S             ( 26'd10      ) ,
    .NINE               (  4'd9       ) ,
    .FIVE               (  4'd5       )   
)
data_gen_insert
(
    .sys_clk            ( sys_clk    ) ,
    .sys_rst_n          ( sys_rst_n  ) ,
    .key_in             ( key_in     ) ,

    .data               ( data       ) ,
    .point              ( point      ) ,
    .sign               ( sign       ) ,
    .seg_en             ( seg_en     )
);
  
    parameter CYCLE = 20 ;

    initial begin
        sys_clk    = 1'b1 ;
        sys_rst_n <= 1'b0 ;
        key_in    <= 4'b0000 ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( 210 )          ;
        sys_rst_n <= 1'b0 ;
        #( 10 )           ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( CYCLE * 100 )  ;

        key_in    <= 4'b0001 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #( CYCLE * 10 )   ;

        #(CYCLE * 100)    ;

        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0010 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;

        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b0100 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;

        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;
        key_in    <= 4'b1000 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #(CYCLE * 10 )    ;

        #(CYCLE * 100)    ;

        key_in    <= 4'b0001 ;
        #(CYCLE)          ;
        key_in    <= 4'b0000 ;
        #( CYCLE * 100 )  ;
        $stop ;
    end
    always #( CYCLE / 2 ) sys_clk = ~sys_clk ;

endmodule

 

 

 

 

 

 

 

核桃_warrior
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FPGA project ： flash_erasure
Meng_long2022的博客
10-10 376
公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据。先往板子上固化一个流水灯程序，也就是把生成的.jic文件，写进flash。spi通讯协议有四种模式：模式0和模式3，从设备在sck上升沿采样。重启开发板，流水灯正常工作，说明程序写进了flash。模式0和模式1，在cs_n==1时，sck==0。模式2和模式3，在cs_n==1时，sck==1。，串行外围设备接口）通讯协议，是。模式1和模式2在时钟下降沿采样。比较常用的就是模式0和模式3。
FPGA project ： example_ram
Meng_long2022的博客
09-09 149
其他模块代码同example_rom。
FPGA project : example_rom
Meng_long2022的博客
09-07 151
控制模块波形：（其他模块只复用）
FPGA project ： flash_read
Meng_long2022的博客
10-13 535
接收数据：比如接收8bit的串行数据，通过miso传递。1，先接收高位。那么通过data保存miso传递的数据，把串行数据，转换为并行数据。有两种常用写法：或者或者：写一个cnt_bit,记录保存到第几bit。2,先接收低位。
FPGA project ： IIC_wr_eeprom
Meng_long2022的博客
10-19 665
在scl为高时，若sda变化，则为起始或终止信号。在scl为低时，（已启动读时隙），sda在scl低电平变化，高电平对sda采样。读时序：分为随机读（单字节读）和顺序读（页读）。写时序：单字节写和页写。
FPGA project ： flash_continue_write
Meng_long2022的博客
10-16 449
本实验学习了通过spi通信协议，驱动flash；完成连续写操作。
FPGA project - ax_debounce
weixin_47663405的博客
04-19 261
【代码】FPGA project - ax_debounce。
FPGA project ：dds
Meng_long2022的博客
09-16 426
【代码】FPGA project ：dds。
2_ZYBO FPGA 按键控制蜂鸣器 key_beep=＞key_led
xiongyuqing的博客
12-05 558
使用按键控制蜂鸣器发声。 初始状态为蜂鸣器鸣叫，按下开关后蜂鸣器停止鸣叫，再次按下开关，蜂鸣器重新鸣叫
CLOCK_fpga.zip_FPGA钟_fpga_fpga clock
07-15
电子钟，由fpga实现, clock for fpga
基于FPGA的数字钟万年历 第二部分：Clock_Verilog.part2.rar
07-11
基于FPGA的数字钟万年历Verilog资料合集，包含源码工程、仿真工程、视频教程、原理图PCB图，是FPGA经典案例系列博客的其中资源之一，系列博客地址：https://blog.csdn.net/qq_33486907/article/details/118653742 ...
基于FPGA的数字钟万年历 第一部分：Clock_Verilog.part1.rar
07-11
基于FPGA的数字钟万年历Verilog资料合集，包含源码工程、仿真工程、视频教程、原理图PCB图，是FPGA经典案例系列博客的其中资源之一，系列博客地址：https://blog.csdn.net/qq_33486907/article/details/118653742 ...
key_smg.zip_FPGA按键_KEY_SMG
09-24
FPGA 开发板按键消除抖动，可以修改程序使得按键抖动受控制。
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05-22
通过将原始Intan中提供的现有DAC阈值检测机制中的一组经过修改的阈值检测器组合在一起，在与Intan放大器芯片的现有FPGA接口中基本实现了一个类似于状态详细描述的有限状态机（FSM）。刺激控制器FPGA接口。 迄今为止...
Xilinx FPGA中的BUFFER
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05-29 545
FPGA大型设计中推荐使用同步时序电路，同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动有更高的要求。为满足时序的要求，一般采用全局时钟资源驱动设计的主时钟，FPGA的主时钟一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构。
FPGA DMA IP核使用指南
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weixin_66634995的博客
05-30 1113
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FPGA实现多路并行dds
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05-22 839
多路并行dds，传统DDS的局限性在于输出频率有限。根据奈奎斯特采样定理，单路DDS的输出频率应小于系统时钟频率的一半。但是在很多地方，要使采样率保持一致，所以，为了提高采样率，可以采样多路并行dds技术，然后并转串输出，提高采样率。假如fs是100MHz，调用4个并行的dds，然后按照顺序将4路并行的dds拼接成一路（并转串），这样就相当于采样率是4*fs,即400MHz采样率下的数据。可以从上式中看出，4路dds的pinc（频率控制字）是一样，差别是在其相位差（poff）DDS0的poff是0；
产品推荐 | 基于Xilinx Zynq-7015 FPGA的MYC-C7Z015核心板
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基于 Xilinx Zynq-7015，双Cortex-A9+FPGA全可编程处理器；PS部分(ARM)与PL部分(FPGA)之间采用AXI高速片上总线通信，吉比特级带宽，突破传统ARM+FPGA架构的通信瓶颈，通过PL部分(FPGA)灵活配置丰富的外设接口，如串口、以太网口、视频接口等，可满足工业以太网等应用的拓展性需求。
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基于FPGA的数字钟万年历第二部分：clock_verilog.part2.rar是一个基于Verilog语言的FPGA设计文件，用于实现数字钟和万年历功能。这部分的设计文件包括了时钟模块、日历模块、显示模块等，通过FPGA芯片上的逻辑单元和...

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