FPGA project : usrt_rs232

最新推荐文章于 2024-09-16 21:54:43 发布
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分类专栏： 野火征途pro 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Meng_long2022/article/details/132841325
版权

 

 

module uart_rx
#(
    parameter UART_BPS = 'd9600       ,
              CLK_FREQ = 'd50_000_000 
)(
    input       wire            sys_clk   ,
    input       wire            sys_rst_n ,
    input       wire            rx        ,

    output      reg     [7:0]   po_data   ,
    output      reg             po_flag 
);

    parameter BAUD_CNT_MAX = CLK_FREQ / UART_BPS ;
    // reg define signal
    reg                 rx_reg1     ;
    reg                 rx_reg2     ;
    reg                 rx_reg3     ;
    reg                 start       ;
    reg                 work_en     ;
    reg     [12:00]     baud_cnt    ;
    reg                 bit_flag    ;
    reg     [ 3: 0]     bit_cnt     ;
    reg     [ 7: 0]     rx_data     ;
    reg                 rx_flag     ;

    // rx_reg1     ;rx_reg2     ;rx_reg3     ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            rx_reg1 <= 1'b1 ;
            rx_reg2 <= 1'b1 ;
            rx_reg3 <= 1'b1 ;
        end else begin
            rx_reg1 <= rx      ;
            rx_reg2 <= rx_reg1 ;
            rx_reg3 <= rx_reg2 ;
        end
    end
    // start       ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            start <= 1'b0 ;
        end else begin
            if(rx_reg3 == 1'b1 && rx_reg2 == 1'b0 && bit_cnt == 4'd0) begin // 或者bit_cnt换成 work_en == 0 
                start <= 1'b1 ;
            end else begin
                start <= 1'b0 ;
            end
        end
    end
    // work_en     ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            work_en <= 1'b0 ;
        end else begin
            if(start == 1'b1) begin
                work_en <= 1'b1 ;
            end else begin
                if((bit_cnt == 4'd8) && (bit_flag == 1'b1)) begin
                    work_en <= 1'b0 ;
                end else begin
                    work_en <= work_en ;
                end
            end
        end
    end
    // [12:00]     baud_cnt    ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            baud_cnt <= 13'd0 ;
        end else begin
            if(work_en == 1'b1 && baud_cnt == BAUD_CNT_MAX - 1'b1) begin
                baud_cnt <= 13'd0 ;
            end else begin
                if(work_en == 1'b1) begin
                    baud_cnt <= baud_cnt + 1'b1 ;
                end else begin
                    baud_cnt <= 13'd0 ;
                end
            end
        end
    end
    // always @(posedge sys_clk or negedge sys_rst_n) begin
    //     if(~sys_rst_n) begin
    //         baud_cnt <= 13'd0 ;
    //     end else begin
    //         if(work_en == 1'b1 && baud_cnt == BAUD_CNT_MAX - 1'b1 || work_en == 1'b0) begin
    //             baud_cnt <= 13'd0 ;
    //         end else begin
    //             baud_cnt <= baud_cnt + 1'b1 ; 
    //         end
    //     end
    // end
    // bit_flag    ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            bit_flag <= 1'b0 ;
        end else begin
            if(baud_cnt == BAUD_CNT_MAX - 1'b1) begin // 也可以写成baud_cnt == BAUD_CNT_MAX / 2 - 1'b1
                bit_flag <= 1'b1 ;                    // 这样后面赋值时，就可以直接用bit_flag .
            end else begin
                bit_flag <= 1'b0 ;
            end
        end
    end
    // [ 2: 0]     bit_cnt     ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            bit_cnt <= 4'd0 ;
        end else begin
            if(bit_flag == 1'b1 && work_en == 1'b1 && bit_cnt == 4'd8) begin
                bit_cnt <= 4'd0 ;
            end else begin
                if(bit_flag == 1'b1 && work_en == 1'b1) begin
                    bit_cnt <= bit_cnt + 1'b1 ;
                end else begin
                    if(work_en == 1'b1) begin
                        bit_cnt <= bit_cnt ;
                    end else begin
                        bit_cnt <= 3'd0 ;
                    end
                end
            end
        end
    end
    // [7:0]   rx_data   ,
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            rx_data <= 8'd0 ;
        end else begin
            if(bit_cnt >= 4'd1 && bit_cnt <= 4'd8 && baud_cnt == 13'd3000) begin
                rx_data <= {rx_reg3, rx_data[7:1]} ;
            end else begin
                rx_data <= rx_data ;
            end
        end
    end
    // rx_flag 
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            rx_flag <= 1'b0 ;
        end else begin
            if(bit_cnt == 4'd8 && bit_flag == 1'b1) begin
                rx_flag <= 1'b1 ;
            end else begin
                rx_flag <= 1'b0 ;
            end
        end
    end
    // output signal
    // po_flag 
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            po_flag <= 1'b0 ;
        end else begin
            if(rx_flag == 1'b1) begin
                po_flag <= 1'b1 ;
            end else begin
                po_flag <= 1'b0 ;
            end
        end
    end
    // po_data
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            po_data <= 8'd0 ;
        end else begin
            if(rx_flag == 1'b1) begin
                po_data <= rx_data ;
            end else begin
                po_data <= 8'd0 ;
            end
        end
    end
endmodule
module uart_tx (
    input       wire            sys_clk   ,
    input       wire            sys_rst_n ,
    input       wire   [7:0]    pi_data   ,
    input       wire            pi_flag   ,

    output      reg             tx   
);

    // reg signal define
    reg             pi_flag_r   ;
    reg     [7:0]   pi_data_r   ;
    reg             work_en     ;
    reg     [12:00] baud_cnt    ;
    reg             bit_flag    ;
    reg     [ 3: 0] bit_cnt     ;
    // pi_flag_r     ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            pi_flag_r <= 1'b0 ;
        end else begin
            if(pi_flag == 1'b1) begin
                pi_flag_r <= 1'b1 ;
            end else begin
                pi_flag_r <= 1'b0 ;
            end
        end
    end
    // [7:0] pi_data_r   ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            pi_data_r <= 1'b0 ;
        end else begin
            if(pi_flag == 1'b1) begin
                pi_data_r <= pi_data ;
            end else begin
                pi_data_r <= pi_data_r ;
            end
        end
    end
    //        work_en      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            work_en <= 1'b0 ;
        end else begin
            if(baud_cnt == 13'd5027 && bit_cnt == 4'd9) begin
                work_en <= 1'b0 ;
            end else begin
                if(pi_flag_r == 1'b1) begin
                    work_en <= 1'b1 ;
                end else begin
                    work_en <= work_en ;
                end
            end
        end
    end
    // [12:00] baud_cnt    ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            baud_cnt <= 13'd0 ;
        end else begin
            if(work_en == 1'b1 && baud_cnt == 13'd5027 || work_en == 1'b0) begin
                baud_cnt <= 13'd0 ;
            end else begin
                if(work_en == 1'b1) begin
                    baud_cnt <= baud_cnt + 1'b1 ;
                end else begin
                    baud_cnt <= 13'd0 ;
                end
            end
        end
    end
    //         bit_flag    ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            bit_flag <= 1'b0 ;
        end else begin
            if(baud_cnt == 13'd5026) begin // 野火上是等于 1 .
                bit_flag <= 1'b1 ;
            end else begin
                bit_flag <= 1'b0 ;
            end
        end
    end
    // [ 3: 0] bit_cnt     ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            bit_cnt <= 4'd0 ;
        end else begin
            if(bit_flag == 1'b1 && bit_cnt == 4'd9 || work_en == 1'b0) begin
                bit_cnt <= 4'd0 ;
            end else begin
                if(bit_flag == 1'b1) begin
                    bit_cnt <= bit_cnt + 1'b1 ;
                end else begin
                    bit_cnt <= bit_cnt ;
                end
            end
        end
    end

    // output signal
    // tx
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            tx <= 1'b1 ;
        end else begin
            if(work_en == 1'b1 && bit_cnt == 4'd0) begin
                tx <= 1'b0 ;
            end else begin
                if(work_en == 1'b1 && bit_cnt == 4'd9 || work_en == 1'b0) begin
                    tx <= 1'b1 ;
                end else begin
                    tx <= pi_data_r[bit_cnt - 1'b1] ;
                end
            end
        end
    end
endmodule
module top_uart(
    input       wire            sys_clk   ,
    input       wire            sys_rst_n ,
    input       wire            rx        ,

    output      wire            tx 
);

    // 模块间连线
    wire    [7:0]   po_data   ;
    wire            po_flag   ;

uart_rx uart_rx_insert_top(
    .sys_clk                    ( sys_clk   ) ,
    .sys_rst_n                  ( sys_rst_n ) ,
    .rx                         ( rx        ) ,

    .po_data                    ( po_data   ) ,
    .po_flag                    ( po_flag   ) 
);

uart_tx uart_tx_insert_top(
    .sys_clk                    ( sys_clk   ) ,
    .sys_rst_n                  ( sys_rst_n ) ,
    .pi_data                    ( po_data   ) ,
    .pi_flag                    ( po_flag   ) ,

    .tx                         ( tx        )   
);

endmodule

 

`timescale 1ns/1ns
module test_top();
    reg             sys_clk   ;
    reg             sys_rst_n ;
    reg             rx        ;

    wire            tx ;


// Instantiation
top_uart top_uart_insert(
    .sys_clk                ( sys_clk   ) ,
    .sys_rst_n              ( sys_rst_n ) ,
    .rx                     ( rx        ) ,

    .tx                     ( tx        ) 
);
    parameter CYCLE = 20 ;

    task rx_bit ;

    input   [7:0]   data ;

    integer i ;
    for (i = 0;i <= 9 ;i = i  + 1 ) begin
        case (i)
            0: rx <= 1'b0 ;
            1: rx <= data[i - 1];
            2: rx <= data[i - 1];
            3: rx <= data[i - 1];
            4: rx <= data[i - 1];
            5: rx <= data[i - 1];
            6: rx <= data[i - 1];
            7: rx <= data[i - 1];
            8: rx <= data[i - 1];
            9: rx <= 1'b1 ;
            default: rx <= 1'b1 ;
        endcase
        #(CYCLE * 5207) ;
    end
    endtask

    initial begin
        sys_clk    = 1'b1 ;
        sys_rst_n <= 1'b0 ;
        rx        <= 1'b1 ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( 210 )          ;
        sys_rst_n <= 1'b0 ;
        #( 10 )           ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( CYCLE * 100  ) ;
        rx_bit(8'd1) ;
        rx_bit(8'd2) ;
        rx_bit(8'd3) ;
        rx_bit(8'd4) ;
        rx_bit(8'd5) ;
        rx_bit(8'd6) ;
        rx_bit(8'd7) ;
        rx_bit(8'd8) ;
        rx_bit(8'd9) ;
        rx_bit(8'd9) ;
        $stop        ;
    end

    always #( CYCLE / 2 ) sys_clk = ~sys_clk ;



    // initial begin
    //     $timeformat(-9,0,"ns",6) ;
    //     /* （第一个位置）
    //         -9 是10 的负9次方 表示纳秒
    //         -3               表示毫秒
    //     */
    //     /* （第二个位置）
    //         0 表示，小数点后显示的位数
    //     */
    //     /* （第三个位置）
    //         “打印字符” 与单位相对应
    //     */
    //     /* （第四个位置）
    //         6 表示 打印的最小数字字符 是6个
    //     */
    //     $monitor("@time %t:sel=%b,seg=%b,cnt_16=%b,sum_tb=%b",$time,sel,seg,cnt_16) ; // 监测函数
    // end

endmodule

 

`timescale 1ns/1ns
module test_uart();
    reg             sys_clk   ;
    reg             sys_rst_n ;
    reg             rx        ;

    wire    [7:0]   po_data   ;
    wire            po_flag   ;

    wire            tx ;


// Instantiation
uart_rx uart_rx_insert(
    .sys_clk                ( sys_clk   ) ,
    .sys_rst_n              ( sys_rst_n ) ,
    .rx                     ( rx        ) ,

    .po_data                ( po_data   ) ,
    .po_flag                ( po_flag   ) 
);
    parameter CYCLE = 20 ;

    initial begin
        sys_clk    = 1'b1 ;
        sys_rst_n <= 1'b0 ;
        rx        <= 1'b1 ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( 210 )          ;
        sys_rst_n <= 1'b0 ;
        #( 10 )           ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( CYCLE * 100  ) ;

        rx         <= 1'b0; // 起始位
        #( CYCLE * 5207 ) ;
        rx         <= 1'b1; // 1
        #( CYCLE * 5207 ) ;
        rx         <= 1'b0; // 2
        #( CYCLE * 5207 ) ;
        rx         <= 1'b1; // 3
        #( CYCLE * 5207 ) ;
        rx         <= 1'b0; // 4
        #( CYCLE * 5207 ) ;
        rx         <= 1'b1; // 5
        #( CYCLE * 5207 ) ;
        rx         <= 1'b0; // 6
        #( CYCLE * 5207 ) ;
        rx         <= 1'b1; // 7
        #( CYCLE * 5207 ) ;
        rx         <= 1'b0; // 8
        #( CYCLE * 5207 ) ;
        rx         <= 1'b1; // 终止位
        #( CYCLE * 5207 ) ;
        $stop             ;
    end

    always #( CYCLE / 2 ) sys_clk = ~sys_clk ;

uart_tx uart_tx_insert(
    .sys_clk                ( sys_clk    ) ,
    .sys_rst_n              ( sys_rst_n  ) ,
    .pi_data                ( po_data    ) ,
    .pi_flag                ( po_flag    ) ,

    .tx                     ( tx )   
);

    // initial begin
    //     $timeformat(-9,0,"ns",6) ;
    //     /* （第一个位置）
    //         -9 是10 的负9次方 表示纳秒
    //         -3               表示毫秒
    //     */
    //     /* （第二个位置）
    //         0 表示，小数点后显示的位数
    //     */
    //     /* （第三个位置）
    //         “打印字符” 与单位相对应
    //     */
    //     /* （第四个位置）
    //         6 表示 打印的最小数字字符 是6个
    //     */
    //     $monitor("@time %t:sel=%b,seg=%b,cnt_16=%b,sum_tb=%b",$time,sel,seg,cnt_16) ; // 监测函数
    // end

endmodule

 

 

 

 

 

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专栏目录
试比较嵌入式系统中常用 3 种通信接口：USRT、SPI 和 I2C
愿时光能缓故人不散
12-20 3369
试比较嵌入式系统中常用 3 种通信接口：USRT、SPI 和 I2C （本文比较浅显。。） USART USART通用同步异步收发器(Universal Synchronous Asynchronous Receiver and Transmitter)是一个串行通信设备，可以灵活地与外部设备进行全双工数据交换。 物理层： TX：发送数据输出引脚。 RX：接收数据输入引脚。 SW_RX：数据接收引脚，只用于单线和智能卡模式，属于内部引脚，没有具体外部引脚。 nRTS：请求以发送(Request To
UART、RS232、RS485协议简单总结
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06-11 2830
UART、RS232、RS485协议简单总结
重温FPGA开发16
qq_30093417的博客
06-14 175
实现串口接收程序
I2C、SPI、USRT、USRAT通信方式对比
NCTU_to_prove_safety的博客
05-29 1490
在产品开发中经常会遇到一些通信问题，平常经常会用到的I2C、SPI、USRT、USRAT通信方式进行对比。一般通信的速录，距离、接线的问题，会对通信方式的选择有所影响。了解不同通信模式的特点，便于开发中选择合适的通信方式。 一、I2C通信协议。   工作速率有低速100kbits、快速400kbits（常用的）和高速3.4Mbits（未曾使用过，只是听闻）     支持多机通讯；   
USRT串口协议
tianjiangmingz的博客
05-18 207
SPI　SCLK：时钟 MOSI:主句输出数据脚 MISO:主机输入数据脚 CS:片选,用于指定通信的对象。在STMF103C8T6中USART1是APB2总线上的设备,2,3是APB1总线上的设备。CAN CAN_H/CAN_L:差分数据脚,用两个引脚表示差分数据。起始位固定为低电平,串口空闲状态是高电平,起始位置低电平数据开始,停止位高电平结束。RS485电平:两线压差+2~+6V表示1,-2~-6V表示0。数据位:数据帧的有效载荷,1为高电平,0为低电平,低位先行。
RS232通信协议详解
zxygww的专栏
09-01 8450
http://blog.csdn.net/mrdingjie/article/details/8126062 通信协议 所谓通信协议是指通信双方的一种约定。约定包括对数据格式、同步方式、传送速度、传送步骤、检纠错方式以及控制字符定义等问题做出统一规定，通信双方必须共同遵守。因此，也叫做通信控制规程，或称传输控制规程，它属于ISO'S OSI七层参考模型中的数据链路层
详解RS232/UART/协议/串口通信
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认真努力，做一只会飞的毛毛虫。
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什么是RS485 什么是RS232
ycming1的博客
06-05 584
在理解RS485和RS232之前，必须要明白串口通讯，RS485和RS232本质上就是串口通讯。
Keil5编程之Error: L6200E: Symbol xxx multiply defined (by xxx.o and xxx.o）
weixin_45714385的博客
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瑞萨e2studio(9)----USRT通过定时器中断方式接收不定长数据
03-17
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STM32F207-USRT.rar
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qq1016019583的博客
09-16 637
FPGA比特文件的压缩是常见的处理，文章对其进行了详细介绍。
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09-10 848
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易灵思FPGA开发（一）——软件安装
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09-09 577
双击第一个.msi文件进行安装。下载Gtkwave软件。安装USB下载器驱动。
FPGA随记——状态机
m0_59337107的博客
09-11 1246
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Modelsim SE-64 2020.4关闭优化
最新发布
weixin_73538444的博客
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本人由于之前一直使用AMD的板子，使用vivado自带仿真器进行功能仿真，由于自带的页面简洁和仿真时间自己还都可以接受就没有什么modelsim联合仿真，又因准备FPGA大赛的国产FPGA易灵思的题目，使用Efinity＋Modelsim，Modelsim进行仿真。而我，刚刚从流水灯开始，做一个仿真，添加源文件和仿真文件后，start simulate 后，tb文件下没有例化的源文件，反复新建工程，也未能发现问题，后来询问大佬得以解决，Modelsim把代码优化掉了。
FPGA 时钟约束压缩程序硬件固化下载
lsh11111的博客
09-12 626
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