FPGA零基础学习：IP CORE 之 PLL设计

基础IP核概述

FPGA利用可配置逻辑单元完成电路功能，但是配置的电路功能只能完成数字逻辑功能，对于一些模拟电路功能无法实现，例：温度测量等。对于某些高速数据流的发送和接收也无法采用可配置逻辑单元进行收发。例：数据速率超过1GHz。对于常用一些缓存，可配置逻辑单元虽然可以实现，但是所使用的面积太大。例如：存储器。

如果FPGA无法实现或者FPGA实现的缺点比较大时，厂家会将一部分常用的ASIC电路直接放入到FPGA内部，配置好接口后，可配置逻辑就可以与ASIC进行通信。

对于一部分比较复杂的设计，厂家也会将设计结果封装成一个模块，供给设计者使用。

将上述的电路统称为IP核（Intellectual Property core），IP核就是知识产权核或知识产权模块的意思，在EDA技术开发中具有十分重要的地位。IP主要分为软IP、固IP和硬IP。软IP是用Verilog/VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。固IP是完成了综合的功能块。硬IP提供设计的最终阶段产品--掩膜。

IP(知识产权)核将一些在数字电路中常用，但比较复杂的功能块，如FIR滤波器、SDRAM控制器、PCI接口等设计成可修改参数的模块。随着CPLD/FPGA的规模越来越大，设计越来越复杂(IC的复杂度以每年55%的速率递增，而设计能力每年仅提高21%)，设计者的主要任务是在规定的时间周期内完成复杂的设计。调用IP核能避免重复劳动，大大减轻工程师的负担，因此使用IP核是一个发展趋势，IP核的重用大大缩短了产品上市时间。

利用IP核设计电子系统，引用方便，修改基本元件的功能容易。具有复杂功能和商业价值的IP核一般具有知识产权，尽管IP核的市场活动还不规范，但是仍有许多集成电路设计公司从事IP核的设计、开发和营销工作。

基础IP核：IP CORE 之 PLL

Altera锁相环（ALTPLL）IP核是由锁相环（PLL）电路实现。锁相环是一种反馈控制系统，它可以自动调整本地产生的信号的相位，以匹配输入信号的相位。锁相环通过振荡器产生的波形的相位匹配输入信号的相位来工作。输入信号的微小变化首先表现为输入信号和振荡器产生波形的相位偏差。这个相位偏差作为一个调整信号，改变本地锁相环震荡频率来匹配输入信号。输入信号和本地振荡器之间的锁相关系称为锁相环路。

锁相环经常用于高速通信、计算机和其他的电子应用中。可以使用PLL产生稳定频率的时钟，从高噪声的通信信道中恢复信号或者在设计中产生各种时钟信号。