FPGA 学习笔记：IP Clocking Wizard 的基本操作

最新推荐文章于 2024-08-05 15:40:58 发布
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分类专栏： FPGA开发技术 文章标签： fpga开发 学习
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本文档介绍了在FPGA设计中使用IP Clocking Wizard进行时钟管理的基本操作，包括如何更改IP模块名称、设置输入时钟、调整复位引脚电平以及修改输出时钟。通过熟悉Vivado平台的IP Core，可以提升FPGA学习和开发的效率。
摘要由CSDN通过智能技术生成

前言

  • 最近使用FPGA 的 MicroBlaze IP 时，加人了 IP Clocking Wizard，这个IP 是用来生成时钟的

  • 一般FPGA 设计时，会使用一个外部晶振，如40MHz、50MHz 这样的外部晶振作为系统的时钟输入，但是如果想使用更多的时钟，如100MHz、150MHz、200MHz等，增加外部晶振可以，但是增加了硬件成本，FPGA 内部有时钟管理的模块，可以使用 IP Clocking Wizard 生成常用的时钟

  • 注意：IP Clocking Wizard 不能产生任意的时钟输出，类似于单片机的PLL配置，可以产生一些分配、倍频的时钟

操作方法

  • IP Clocking Wizard 默认在 Vivado 的 【Block Design】中添加与配置，当然也可以删除

改个名字：

  • 直接双击 IP Clocking Wizard，无法改名，是灰色只读的，但是选中后，右键：【Block Properties…】，查看并修改 IP模块的名字</
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