QuartusII下verilog设计使用OC8051和VGA两个IP核组成片上系统

本次设计内容是将8051和VGA两个IP核通过wishbone总线进行连接组成一个片上系统，在此系统基础之上可以增加算法。
软件：Quartus II 19.1
调用IP核的方法是来源于opencore上的开源IP核，进行调用，使用的带有wishbone总线的两个IP核。
下面是记录过程：


顶层模块代码如下：

// synopsys translate_off
`include “oc8051_timescale.v”
// synopsys translate_on

`include “oc8051_defines.v”

module oc8051_top (wb_rst_i, wb_clk_i,
//interface to instruction rom
wbi_adr_o,
wbi_dat_i,
wbi_stb_o,
wbi