verilog设计频率计液晶数码管显示

本设计可以应用于毕设，使用verilog HDL语言，在QuartusII平台下创建的工程。也可应用在vivado，ISE等软件环境下

本设计实现对输入的信号进行频率测量，然后通过数码管显示

下面是工程截图：代码均有注释

本工程顶层文件设计如下：

module freqtest(clock,clock0,dig,seg);
input         clock;                                //系统时钟
input         clock0;                                  //被测信号输入                    
output[7:0]    dig;                                //数码管选择输出引脚
output[7:0] seg;                                //数码管段输出引脚

reg [25:0]     counter;                               //时钟分频计数器
reg [31:0]     freq_result;                          //频率测量结果寄存器
wire [31:0]     pre_freq;                           //脉冲计数寄存器
reg            rst;
wire           divide_clk;                            //1Hz闸门信号
wire         clk_scan;