VHDL编码器和译码器的设计

主要内容：
本课程设计要求利用硬件描述语言VHDL的设计思想，设计计算机电路中编码器和译码器的各个模块，系统设计要求采用自顶向下的设计方法，系统采用VHDL语言编程实现，并对各模块进行仿真验证和分析。

摘 要 编码器与译码器是计算机电路中基本的器件，本课程设计采用EDA技术设计编码和译码器。编码器由八-三优先编码器作为实例代表，而译码器则包含三-八译码器和二-四译码器两个实例模块组成。课程设计采用硬件描述语言VHDL把电路按模块化方式进行设计，然后进行编程、时序仿真和分析等。课程设计结构简单，使用方便，具有一定的应用价值。

这个设计包括实验报告和代码，下面是截图：

1.八-三优先编码器的VHDL程序代码：
–程序名：priority.vhd
library ieee;
use ieee.std_logic_1164.all;
entity priority is
port(i:in bit_vector(7 downto 0);
a:out bit_vector(2 downto 0);
gs:out bit);–编码输出标志
end priority;
architecture a of priority is
begin
process(i)
begin
gs<=‘1’;
a<=“100”;
if i(7)='1’then
a<=“111”;
elsif i(6)='1’then
a